突发惊天大利好，全世界都震惊了！

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“这是价值事务所的第2144篇原创文章”

最近A股再次呈现“科起登落”的K型行情，一面是海外算力、国产芯片“你方唱罢我登场”，另一面是白酒、消费、医疗仍在底部徘徊，不少公司甚至创了新低。有些公司已经冲到10000点，也有公司还停留在2500点。

会客厅经常有同学问这波AI行情什么时候见顶，如果有泡沫的话，泡沫什么时候破灭？所长的回答是“顺势而为”，因为我们还无法判断这波AI革命究竟能发展到什么程度，对于产业链的拉动力度究竟能到什么程度，自然也就不能轻易判断何时见顶。

当然除了科技浪潮本身，潜在的风险也是不可忽视的，美伊冲突仍未解决、美联储鹰派加息的声音渐浓、全球经济并不能够完全排除滞涨的风险，一旦真的出现黑天鹅，估值高高在上的科技股显然也不可能独善其身，如何预判、如何调整也是我们必须要考虑的问题。

所长周末也给大家带来6月份的公开课直播，详细给大家总结一下5月的行情、并对接下来的大盘走势、投资策略做一个前瞻分析，欢迎大家参加。

本文来自《所长会客厅》5月25日的文章，因《价值事务所》已是一个全网超过100万关注者的账号了，考虑到舆论影响的问题，无论是跟投资决策直接相关，还是比较敏感的内容，都没办法深入讲，甚至都不能涉及。所以建议大家最好尽可能加入所长会客厅。对比《价值事务所》，《所长会客厅》有更加深度的研究、更加敏感的内容、更全面的陪伴（有问必答）、更及时的解读以及更多精品内容补充……

今天全市场最火的概念要数华为的τ理论无疑了，同学们都很关心，所长再给大家解释一下，什么是τ以及τ概念的受益行业会有哪些。

先来看广义的τ理论，华为海思半导体总裁何廷波今天在中科院的科技论文预发布平台上发表署名论文《多层电子系统的时间缩微理论》，系统地阐述了τ理论。

τ理论的核心思想，就是用τ定律替代摩尔定律，为国内半导体未来的发展提出了系统的理论指导。

我们都知道摩尔定律，摩尔定律就是集成电路上可以容纳的晶体管数目大约每经过18个月到24个月便会增加一倍。换言之，处理器的性能大约每两年翻一倍，同时价格下降为之前的一半。

摩尔定律的实现，主要依靠的是芯片制程技术的提高，从65nm，到28nm，14nm，7nm，一直到最新的2nm、甚至1nm。

在这篇论文里，把芯片制程的提高称为“几何微缩”，也就是缩小晶体管的几何尺寸，在同样大小的空间容纳尽可能多的晶体管，但是这种“几何微缩”是有绝对上限的，当芯片制程达到1nm，也就是接近一个电子的宽度时，晶体管就没有办法做的更小，这时候摩尔定律就失效了。并且因为国内拿不到最先进的EUV光刻机，目前连7nm的先进制程也无法突破，更早地撞上了“几何微缩”墙。

为了突破“几何微缩”的桎梏，从理论上打破摩尔定律，华为提出了一个新的概念“时间微缩”，τ就是希腊字母时间常数。

华为把芯片制造上升为一个系统工程，这个系统分为多个堆栈，也就是步骤。

“在堆栈的每一层——晶体管、电路、芯片和系统——都可以定义一个特征时间常数τ，并将其缩减为统一优化目标。”

“未来的优化目标，不只是让某一层的面积更小、频率更高、带宽更大，而是要看这些改进最终有没有降低整个系统的 τ。”

“这样一来，几何缩放就不再是唯一道路，而是降低 τ 的众多方法之一。”

那么除了几何微缩，还有哪些方法可以实现时间微缩呢？论文也展开说明了具体的方法。

晶体管层：核心是本征开关延迟，可通过迁移率提升、应变工程、高κ/金属栅、GAA架构等方式改善。

电路层：核心是信号路径上的RC传播延迟，可通过低电阻率导体、低κ介质，以及更重要的垂直集成来缩短线长。

芯片层：核心是计算延迟和存储访问延迟，可通过架构选择、流水线深度、存储层级结构和片上互连网络进行优化。

系统层：核心是端到端消息传输和同步时间，可通过互连拓扑、协议栈和网络结构设计来降低。

这些都太抽象了，所长现在也只是明白个大概，但是市场会逐渐理解和深挖相关的技术和标的，目前也不太会是市场最大的热点，我们接下来说狭义的τ概念。

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逻辑折叠

这篇论文也花了大量篇幅详细解释了逻辑折叠的概念，并强调华为通过逻辑折叠怎样实现了芯片性能的大幅提升。

这个逻辑折叠相对就容易理解多了，说白了这就是所长上个礼拜给大家详细解释过的3D堆叠先进封装技术，华为把它包装了一下，更高大上了。

再用一两句话解释一下：逻辑折叠就是把多个逻辑器件(例如CPU、GPU)像造房子一样在垂直空间进行堆叠，通过这种方法，在相同面积上同样容纳了更多的晶体管。

通过逻辑堆叠，Kirin2026(指的就是华为即将推出的9050芯片)的晶体管密度在一代内从155MTr/mm² 阶跃提升到238MTr/mm²， 性能核能效提升41%，最高时钟频率提高接近13%。Kirin2026这款芯片的性能水平已经接近台积电初代3nm芯片的水平。

华为还雄心勃勃地提出，到2031年，采用逻辑折叠的Kirin芯片晶体管密度将达到等效1.4nm水平。

所以有人很快就把华为的这个逻辑折叠比作芯片界的Deepseek，所长觉得是很贴切的。华为和DS一样，都是在美国光刻机和算力封锁的困境中通过各种算法和工程优化能力想办法提高性能的典型例子，这也是中国工程师红利的体现。

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受益者

但是所长还是要泼一些冷水，逻辑折叠的这个思路并没有新的突破，总体来说还是旧瓶装新酒。

最核心的3D堆叠技术刚才已经说了，这次新披露出来的信息就是华为的3D堆叠采用了混合键合的先进封装技术，这个先进封装技术之前主要是在HBM3和HBM4上面使用，这次华为用到了新款9050的逻辑处理SoC上。

混合键合设备国内有哪些公司在做呢？比较领先的是拓荆科技，其次北方华创也刚推出了新机，中微公司自己还没有，但是其战略领投的青禾晶圆也是国内混合键合设备的新玩家。

除了混合键合设备，3D堆叠还要用到大量的CMP减薄设备，华海清科是CMP减薄设备的国内龙头。

3D堆叠工艺有非常多的清洗步骤，因此清洗设备也是核心的受益者，盛美上海是清洗设备的国内龙头，盛美除了做清洗设备，现在也是国内电化学镀膜ECP设备的领导者。ECP在3D堆叠混合键合中有很重要的应用，因为混合键合就是把上下两层的芯片不通过bumping凸点连接，直接通过TSV通孔后用铜互联，因此需要在芯片上直接用ECP镀铜。

相关的内容介绍去年我们在覆盖盛美的文章中详细分析过，有兴趣的同学也可以用搜索功能找出来温习一下。

所以逻辑折叠目前所长能想到的主要受益者就是盛美、拓荆和华海清科。

但是要补充两点：

第一，3D叠堆不是新技术，为什么台积电不用？因为3D堆叠并不是非常适合高功耗的逻辑芯片，逻辑芯片3D堆叠会产生供电和散热的问题，华为的这款9050芯片也并不是全芯片完整堆叠，而只是部分核心处理模块。所以逻辑堆叠到底是不是真的像华为说的那么好用，还是需要打一个问号。

第二，3D堆叠用的是最先进的封装设备，很大概率国产虽然能做，但渗透率并不高，对于设备公司的实际收入利润贡献暂时还不会那么大。但所长相信只要给予国产设备足够的时间，渗透率的提高也还是早些晚些的问题。

其他τ概念股，市场比较认的还包括中芯国际、华虹公司、长电科技、通富微电、EDA龙头华大九天等等。其中中芯国际是最正宗的，华虹和华大九天算有点关系，长电和通富是沾了先进封装名字的光，这个道理上次我们也都解释过了。

正如我们一直所强调的，《所长会客厅》从不做泛泛而谈的信息搬运，这里会研究历史大势的底层规律，洞悉宏观市场的微妙变化；纵观中观行业的潜流涌动，细究微观企业的真实处境，甚至有在公开渠道找不到的全维度跟踪。更重要的是，那些前端不敢讲、多数人讲不透的敏感信息和深层逻辑，都能在这里能听到最直白的剖析。

另外，《所长会客厅》对任何提问都有问必答，无论会员的疑问有多具体，哪怕是某个细分领域的小众问题，而且会尽可能地做到深度分析，拒绝三言两语的敷衍，甚至常出现数千字的深度拆解，把来龙去脉、利弊得失、未来走向讲得明明白白，就好像会员的「私人专属分析助理」一样。

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