三星HBM发展路线图曝光：从cHBM、AHBM到zHBM三阶段融合创新

近日，据坊间可靠消息来源披露，三星正加速推进高带宽内存（HBM）技术革新，核心策略是利用先进逻辑制程重构HBM的基础裸片（Base Die），并同步研发下一代zHBM DRAM，最终目标是在计算芯片上方实现真正的三维（3D）内存堆叠。

HBM架构回顾与当前挑战

HBM架构主要由核心裸片（C-die） 与基础裸片（B-die） 构成，核心裸片包含DRAM单元，可采用先进DRAM制程（如D1a、D1b、D1c）堆叠至多16层，层间通过TSV高速互联，单堆栈容量可达30~60GB。基础裸片位于底部，负责处理DRAM流程并集成PHY接口，通过快速互连与计算裸片（XPU，即GPU、TPU等） 通信。

当前，HBM4单堆栈带宽已超3TB/s，HBM4E将达4TB/s量级，而HBM5预计带宽翻倍、容量突破60GB。然而，带宽扩展受限于TSV数量和间距，也受限于基础裸片内的I/O数量与速度。同时，基础裸片与XPU SoC之间的制程差距正逐步缩小，这为深度融合创造了条件。三星已在HBM4上应用了D1c和4纳米逻辑制程，主要目标是降低功耗、缩减有源区面积，这标志着DRAM与先进逻辑深度集成的起点。

三阶段演进路线图

三星提出清晰的三阶段路线图，逐步将基础裸片从简单接口升级为系统级智能组件。

1、第一阶段：XPU面积回收与定制HBM（cHBM）

核心思路：利用先进逻辑制程，在基础裸片上集成增值功能，同时保留标准核心裸片堆栈以控制成本。标准HBM基础裸片仅提供基本数据与测试路径，而定制HBM则引入类似SoC的功能。具体做法是，用先进逻辑节点打造的裸片对裸片（D2D）接口，取代传统HBM PHY，此举显著缩短通道长度、提升能效，并为XPU释放宝贵的硅面积。

从HBM4到HBM5，定制方案可大幅缩减PHY与D2D占用面积，但通道缩短也带来热热点（thermal hotspot）问题。为此，三星推出热路径块（HPB）技术，基于cHBM4方案，可将峰值温度降低超过35%，并覆盖50%的PHY区域。

更进一步，三星考虑将内存控制器从XPU卸载至基础裸片（其热影响可控），并利用基础裸片上的未使用空间，部署基于SRAM的“近内存控制器”单元修复方案，实现细粒度故障地址解码与重定向，从而提升良率与可靠性。

在最终收益方面，此阶段预计可降低5%~10%的XPU面积，进而带来10%~20%的性能提升。

2、第二阶段：功能扩展与先进HBM（AHBM）

在面积回收基础上，进一步集成高级功能，包括：高级RAS（可靠性、可用性与可服务性）传感器及实时遥测；片上增强测试能力；直接内存扩展接口（支持LPDDR或额外HBM），针对AI领域上下文窗口指数级增长带来的巨大KV缓存需求，内存扩展控制器与PHY可显著提升近XPU容量。

此外，部分计算处理单元可卸载至基础裸片，形成混合计算架构。这既能降低D2D带宽压力，也能减少数据移动带来的功耗与热开销。总体而言，第二阶段在提升容量与良率的同时，有效降低系统级能耗，满足下一代AI模型对带宽与容量的双重需求。

3、第三阶段：真正三维融合（zHBM）

最终目标是实现zHBM，即将HBM垂直堆叠于XPU SoC之上，完全摒弃传统的2.5D中介层。通过分布式I/O设计，最小化堆栈内的数据传输距离；三维结构移除传统二维接口及串行器/解串器（SerDes），大幅削减不必要的功耗开销。

据透露，与标准HBM4E相比，zHBM可实现约70%的能效提升；超过2.3倍的DRAM带宽增长；每个DRAM模块节省高达100W功耗，并为GPU等XPU额外提供约8.3%的电力余量（对应约100W热预算）。

目标是在单颗XPU上实现堆叠四个zHBM堆栈，为实现这一目标，三星正研发晶圆对晶圆（WoW）键合与混合立方体键合（HCB） 等先进封装技术，以支撑超高I/O密度，构建统一的SoC-DRAM协同设计。在功耗方面，I/O能耗目标可降至约0.5 pJ/bit，系统级热管理能力显著增强，为更高密度计算留出空间。

总结展望

总的来看，纵观三星三阶段路线图，其核心思路是从回收XPU面积到功能扩展，最终迈向zHBM三维融合，清晰勾勒出HBM从“配角”到“主角”的蜕变路径。这一演进不仅有望**突破功耗、带宽与容量的物理墙，更将重塑AI系统的架构设计逻辑。随着先进封装与协同设计技术的成熟，HBM将成为XPU的“智能共生体”，为算力持续跃迁提供坚实底座。

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