三星HBM5首次曝光：性能翻倍锁定2028，CUBE架构重塑AI内存

在台北举行的内存高管峰会上，三星电子首次披露HBM5具体性能目标，旨在实现整体能力较当前HBM4E代翻倍。同时，三星正式发布“CUBE”架构战略，明确其未来三款产品针对截然不同的细分市场，而非同一层级的迭代。随着HBM4良率提前四个月达到80%，这一路线图的可信度显著增强，为2028年的量产时间表提供了坚实依据。

CUBE架构：从孤立优化到垂直整合

CUBE代表容量（Capacity）、利用率（Utilization）、带宽（Bandwidth）和效率（Efficiency）。三星内存产品规划团队负责人崔昌锡指出，该框架标志着研发范式的转变：从孤立优化单一维度，转向将堆叠芯片的每一垂直层视为系统每瓦特性能贡献的一部分。

“我们不再受限于印刷电路板面积，”崔昌锡表示，“通过垂直扩展，可在不增加占地情况下提升内存容量。”实现这一目标的核心在于硅通孔（TSV）技术，它将数据传输距离从厘米级压缩至数十微米，从而显著降低比特传输能耗。

三星强调，CUBE旗下产品定位清晰：HBM5和zHBM面向服务器端AI加速器，而zNAND-O则专攻设备端应用，三者互不重叠。

HBM5：目标7TB/s带宽，2028年量产

作为HBM4E的继任者，HBM5的开发正在推进中。HBM4E首批12层样品已于2026年5月交付主要客户，其在12层堆叠配置下运行速度为16Gbps，确认带宽为每堆栈3.6TB/s。

三星为HBM5设定了以下目标：

• 整体性能约为HBM4E的两倍
• 每瓦特性能提升20%
• 热阻降低20%

若以HBM4E的3.6TB/s为基准，整体性能翻倍意味着HBM5每堆栈运行速度将超过7TB/s。尽管行业惯例预测2028年投产时带宽约为4TB/s，但三星的“整体性能”指标涵盖了容量、效率和延迟等多维提升。鉴于大语言模型推理受限于内存带宽而非计算能力，这一提升对解决算力闲置至关重要。

在工程实现上，HBM5采用两项关键改进：一是沿用并优化HBM4E中验证的“热路径块”，直接解决过热问题；二是基础芯片采用三星内部2纳米工艺制造，相比竞品使用的台积电12纳米工艺，制程优势扩大。HBM5大规模量产目标定在2028年左右，旨在服务于英伟达Vera Rubin平台之后的下一代AI加速器。

zHBM：八倍性能愿景与散热挑战

zHBM（零距离HBM）旨在通过将HBM直接堆叠在AI加速器芯片之上，消除硅中介层。三星为其设定了激进目标：

• 性能是HBM4E的八倍
• 每瓦特性能是HBM4E的三倍
• 热阻降低75%至90%

这意味着zHBM性能约为HBM5的四倍，概念上领先两代。然而，目前尚无商业时间表，且面临严峻的散热挑战。将热源直接堆叠在DRAM下方形成了复杂的综合热负荷，尽管三星展示了横向散热结构概念，但缺乏商业规模良率数据支持。

若成功，zHBM将重构供应链，消除对台积电CoWoS等先进封装产线的依赖，缓解交货期超过十二个月的瓶颈。

zNAND-O：专注端侧AI，非服务器竞争

三星明确指出，zNAND-O并非服务器AI存储产品，而是为解决智能手机等设备端AI模型加载速度慢于NPU处理速度的痛点。相比之下，SK海力士与闪迪联合开发的高速闪存（HBF）旨在填补服务器GPU HBM与NVMe SSD之间的层级。

zNAND-O通过TSV堆叠V-NAND芯片，目标带宽为200至400GB/s，可扩展至1TB/s以上，延迟低于3微秒。其目标包括：

• 比特密度是DRAM的十倍
• 读取带宽和能效是传统NAND的七倍

客户抽样测试预计始于2028年。这表明三星与SK海力士正在解决不同部署层级的AI内存短缺问题：前者关注口袋中的边缘AI，后者聚焦数据中心。

良率回升与市场格局

三星HBM4良率已从2026年初的低于60%攀升至8月的约80%，HBM4E良率也突破70%。这种“交钥匙”式整合——内存、晶圆厂和封装部门协同运作——被视为相对于依赖第三方逻辑工艺的竞品的主要优势。

英伟达CEO黄仁勋于2026年6月确认，三星、SK海力士和美光均已完成Vera Rubin平台的HBM4资格认证。目前供应分配仍偏向SK海力士（约占60%-70%），但分析师预测三星将在2027年以41%的份额反超。

在市场地位方面，三星2026年第二季度DRAM市场份额达39%，位居第一；NAND市场份额为29.3%。尽管在通用内存市场领先，但在HBM领域，SK海力士仍以56.4%的份额占据主导。随着AI驱动的记忆体短缺可能持续至2030年，三星的CUBE路线图将在这一长期需求环境中接受考验。

需注意的是，此次披露的性能数字均为三星内部开发目标，HBM5仍处于预生产阶段，尚未公开客户资格数据。

【星途科讯 图文丨王宇洲 首发于ZAKER科技，转载请注明出处】