这家公司，在IDAS 2026上画了一条新起跑线！

芯片性能的下一波跃升，答案不在“更小的晶体管”，而在“更短的信号路径”和“更精准的时间控制”。

9月1-2日，第四届IDAS设计自动化产业峰会在上海张江科学会堂开幕。在新品发布区，行芯科技重磅发布了两款EDA新品：

GloryGrid 早期供电网络评估与优化工具，面向FinFET、3DIC、Chiplet场景，把供电网络的评估与优化前移到设计早期，原生支持异构集成。

GloryET 全芯片签核收敛ECO工具，一站式修复时序、功耗、面积、可靠性违例，三级精度确保最终签核不反弹，并支持τ-Aware跨层时序ECO。

在首日主论坛上，华为半导体CIO刁焱秋先生作为压轴嘉宾带来《国产EDA工具应用进展及经验分享》演讲，首次公开了逻辑折叠芯片项目使用的国产EDA工具，其中提及行芯GloryEX寄生参数抽取工具是整个芯片设计流程中最承压的重要工具——因为RC抽取是电签核的数据基准，RC不准，后面所有分析都是建立在流沙之上。

GloryEX为什么能扛住这个“最承压”的重要位置？时间缩微，是理解这一切的起点。

一、为什么”时间”突然变得重要了？1.1 τ缩微的核心思想
过去六十年，半导体行业的进步几乎建立在一个简单的逻辑上——把晶体管做得更小，但这条路正在逼近物理极限。7nm以下，晶体管微缩带来的性能增益急剧递减：走线延迟、串扰和压降取代面积和密度，成为时序收敛的最关键瓶颈；Chiplet与3DIC的普及，让信号路径长度大大增加的同时，计算场景更变得空前复杂；工艺引起的漏电和功耗密度的急剧攀升，随之而来的热效应成为芯片失效的突出诱因。

因此，现在行业的共识正慢慢形成：芯片性能的下一波跃升，答案不在更小的晶体管，而在更短的信号路径和更精准的时间控制。

τ（Tau）即物理学中的时间常数（τ=RC），是信号传播速度的本征度量。行芯在IDAS上据此提出了τ-Aware工具框架，核心思想是在整个设计流程中充分考虑时间域的动态效应——信号传播延迟、瞬态EMIR压降、热点演化、时序退化，让“时间”成为与“空间”并列的设计维度。

1.2 传统EDA工具的局限

τ-Aware的方向很清晰，但传统EDA工具是为“空间”设计的，擅长回答布局是否合理、面积是否紧凑，却难以看到信号在时间维度上的延迟、发热与演化。

更关键的是分析的割裂。时序、热、电是同一颗芯片上互相耦合的三个物理域：发热推高金属电阻率、增加RC延迟，引发时序违例；IR压降改变晶体管驱动能力，造成延迟漂移；长期热循环导致电迁移和时序退化。但传统工具链中，三大物理域被割裂分析，无法统一感知。

产业方向已变，工具尚未跟上。这正是τ-Aware要填补的空白。
二、“左移”：一场设计流程的革命

如果τ-Aware回答了“做什么”的问题，“左移（Shift-Left）”战略回答的就是为什么这样做更有价值。

2.1 传统流程的”末期返工”困境

芯片设计最大的痛点是后期返工。业界广为流传的经验是：问题发现得越晚，修复代价越高，后期修改的成本可达前期的十倍以上。这组数字背后是一个反复上演的剧本：大部分致命问题——电源完整性的IR压降超标、时钟树上的时序违例、某一层金属上的电迁移风险——往往要到布局布线完成、甚至寄生参数提取之后才会暴露。

2.2τ-Aware框架“左移”战略：让问题在源头暴露

行芯的解法是立足先进工艺Signoff，以 τ 为锚点，将高精度引擎从签核环节向设计全流程左移，通过前端设计热感知、RTL分区、逻辑综合、电源分配、 物理实现、芯片签核、良率优化等环节构成完整的 τ-Aware 工具框架。

“这套框架已在多款高端芯片上完成量产验证，一次流片成功。”

2.3τ-Aware产品矩阵支撑整体工具框架

行芯用完整的τ-Aware 产品矩阵支撑τ-Aware工具框架——沿设计流程，从早期规划到签核收敛，构建“规划、提取、分析、收敛”的递进布局：

在规划层，GloryGrid®，以参数化PDN原型前瞻评估IR压降与电迁移风险，将签核能力左移设计源头，支撑 τ 缩微的早期电源架构设计。

在提取层，GloryEX®、GloryEX3D®与GloryPolaris®，以全芯片RC提取与3D寄生建模，实现百万级混合键合点下 τ 的精准度量，筑牢签核的物理根基。

在分析层，GloryEye®、GloryBolt®、PhyBolt®与GloryWatt®，四大引擎协同，将IR压降、热效应与电迁移纳入统一分析，实现时序、热、电多物理场耦合的全维度签核。

在收敛层，GloryET®以时序驱动的ECO优化与多工艺角场景智能收敛，实现良率与性能的双向闭环，守住流片前最后一公里。

三、EDA的”增量空间”3.1 EDA的增量空间

Dennard Scaling失效后，EDA行业一度陷入“空间维度”的内卷——更小的晶体管、更密的布局、更复杂的布线。主流工具厂商在空间维度上深耕数十年，构筑了完整的工具链和生态。对后来者而言，在存量市场正面追赶不是走不通，而是代价极高。

但增量市场的逻辑不同。时间维度是一个尚未被充分开发的增量市场，其背后是三个正在同时发生的结构性变化：

第一，先进工艺节点的占比持续提升。7nm及以下设计逐年增长，信号延迟、IR压降、电迁移等时间域问题取代面积和密度，成为设计收敛的核心瓶颈。

第二，Chiplet与3D-IC从概念走向量产。信号路径从平面走向立体，堆叠带来的热效应和互连延迟必须在每个设计环节被纳入考量。

第三，多物理场耦合分析正在从“加分项”变成“刚需”。设计团队需要的不再是孤立的单点仿真工具，而是一个能同时处理热、电、时序的统一分析平台。

32产业价值：为中国芯片企业赢得时间与确定性

对中国芯片企业而言，τ-Aware解决的是两个最现实的问题：设计周期和流片风险。

先看周期。先进工艺节点上，周期的大头耗在“发现问题太晚”上。τ-Aware的“左移”能力让电源完整性、时序、热、电问题在架构和前端阶段就暴露，把返工消灭在成本最低的环节；多物理场统一分析则省去了割裂工具之间反复导入导出的消耗。

再看风险。先进工艺的一次流片，背后是高昂的掩膜与工程费用，失败一次，损失的不只是资金，更是按季度计算的市场窗口。τ-Aware降低风险的逻辑有两层：一是看得更全——时序、热、电的耦合效应被统一感知，减少“单点仿真都通过、系统耦合出问题”的盲区；二是站得更稳——框架建立在经量产验证的Signoff数基座之上。对冲击先进工艺节点的中国芯片企业来说，这种“确定性”本身就是稀缺资源。

更长远地看，当τ-Aware工具链成为中国芯片设计流程的另一个选项，中国半导体的竞争力将不再只取决于制造端的追赶，也取决于设计方法论的先行一步。

最后：时间，才是起跑线

τ-Aware芯片设计技术正受到业界高度关注，行芯在IDAS上承办的国内首届"韬设计技术论坛"可窥见一斑。行芯联合华为半导体、清华大学、北京大学、复旦大学、鸿芯微纳、芯和半导体等产学研力量，围绕四层协同架构下的EDA工具适配路径展开了密集碰撞。火热的现场交流背后，是产业界对"时间EDA"新范式从观望到迫切了解的心态转变。

当“空间缩微”走到物理极限，当“堆晶体管”不再能持续提升算力，EDA行业需要一套新的方法论。EDA的下一场变革，发生在”时间”维度上。而行芯，已经在这场变革中画出了新起跑线。