麒麟2026晶体管密度暴涨55%，华为这次没有继续追着制程跑

华为这次公布的麒麟2026数据，我觉得最值得看的不是3.1GHz，也不是70TOPS，而是另外一个数字：晶体管密度从1.55亿/mm²提升到了2.38亿/mm²，单代增幅接近55%。

这件事放在过去很好理解，无非就是制程继续往下缩，晶体管塞得更多。但麒麟2026走的偏偏不是这条路。

何庭波最新公开的预印本论文，把此前提出的“韬（τ）定律”进一步展开，核心思路不是继续追着几纳米往下跑，而是把原本铺在二维平面里的电路折起来，用3D混合键合把不同逻辑层垂直叠放，尽量缩短信号在芯片内部来回奔波的距离。

这也是我觉得麒麟2026真正有意思的地方。

华为现在要解决的问题，已经不是“能不能做出一颗更复杂的芯片”，而是在现有工艺条件下，怎么把同样一批晶体管用得更有效率。

芯片最费电的地方，很多时候并不是“算”，而是在“跑”

传统芯片的思路很像在一块不断缩小的城市里塞进更多建筑。

晶体管越来越小，单位面积能放进去的数量就越多，性能和能效自然往前走。但电路规模变大以后，另一个问题会越来越明显：不同模块之间的数据要来回搬。

这些金属走线本身就要充放电。

论文给出的解释其实很直观，芯片里大量能耗并不是消耗在晶体管执行计算的那一瞬间，而是消耗在数据从一个地方跑到另一个地方的过程中。就像一个人一天真正坐在工位上工作的能量可能没有多少，通勤两个小时反而把体力耗掉了。

逻辑折叠做的事情，就是尽量把“公司”和“家”搬近一点。

原来需要横着跑很长距离的信号，现在通过垂直互连直接上下穿过去。麒麟2026已经实现1.5μm键合节距和约5000万根垂直互连，下一代麒麟2027进一步做到1μm，垂直互连数量突破1亿根。走线短了，互连电容跟着下降，工作电压也有继续降低的空间。

这时候省下来的就不只是几根线。

动态功耗和电压平方相关，电压稍微往下降一点，功耗都会出现比较明显的变化。

所以麒麟2026这次出现了一个很反常识的结果：晶体管密度大幅提高以后，部分模块反而更省电。

NPU功耗下降66%，这才是逻辑折叠最容易发挥优势的地方

从目前公开的数据看，逻辑折叠并不是所有模块都能获得同样收益。

最吃香的是NPU。

在保持29TOPS算力不变的情况下，麒麟2026的NPU频率可以降低63%，工作电压从0.85V降到0.55V，功耗相比前代下降66%，功率密度下降73%。如果切到更激进的性能模式，NPU算力又可以拉到70TOPS，相比前代提升141%。

为什么AI模块特别适合这种架构？

因为NPU本来就是高度并行的。

大量小任务可以同时处理，数据搬运又特别频繁，所以一旦互连距离缩短，收益很容易被放大。

GPU也类似。

麒麟2026在同等性能条件下，GPU功耗下降58%；如果把节省出来的功耗重新换成性能，帧率还能继续往上推42%。

这也是韬定律和传统制程升级最大的区别之一。

过去一代芯片工艺升级以后，大家通常会问性能提高多少、功耗降低多少。

逻辑折叠给出的更像是一块“时间预算”。

信号传输变快以后，这部分余量你可以拿去降电压、降功耗，也可以重新拿去拉频率、堆性能。最终怎么用，不是技术自动决定，而是工程师根据产品需要去分配。

所以论文里也特别强调，τ缩放不等于天然低功耗。

它只是给了设计者更多选择。

CPU反而没那么容易，因为它不是所有任务都能一起干

CPU大核这次的收益就没有NPU那么夸张。

麒麟2026在同等性能下，大核功耗下降41%，频率则提升到3.1GHz。此前何庭波在ISCAS 2026公开的信息显示，相比传统2D设计，麒麟2026晶体管密度达到238MTr/mm²，提升约53.5%，P核能效提升41%，峰值频率提升12.7%。最新预印本采用不同对比口径后，给出了接近55%的密度增幅，两组数字本质上指向的是同一代逻辑折叠架构。

CPU为什么难？

因为CPU里面有大量串行任务。

前一步没有完成，后一步就不能开始。你就算给它安排再多小核心，也不能让所有工作同时展开。

这也是为什么论文把未来3到5年的目标写得很清楚：不仅要继续提高键合密度，还要让EDA工具、芯片设计方法和软件调度一起适应这种新的架构，最终才有机会把CPU频率继续推向5GHz以上。

换句话说，逻辑折叠现在最容易先吃到红利的是AI、GPU这些并行度高的模块。

CPU则需要慢慢改。

这反而让我觉得这套路线更像一项真正的工程技术，而不是发布会上的万能答案。

它有明显优势，也有明确边界。

3D堆叠最大的质疑一直是发热，华为这次正面回答了这个问题

把芯片往上叠，最容易想到的麻烦就是热。

平面芯片至少每个热点还能比较直接地向外散热，垂直堆起来以后，如果上层和下层刚好都是高功耗模块，局部热量很容易聚在一起。

所以过去大家一谈3D逻辑堆叠，就会问同一个问题：会不会最后变成一块“小电炉”？

麒麟2026这次没有简单地把所有电路全部叠起来，而是采用了选择性折叠。

高功耗模块和低功耗模块交错排布，设计阶段就考虑热点位置，让热量既能向横向扩散，也避免多个高温区域上下重叠。论文里的DSP案例也很有代表性：麒麟2026的DSP总功耗虽然下降25%，但因为面积缩得更快，单位面积功率密度反而提高24%；到了麒麟2027，这个问题又被重新优化，功耗下降47%的同时，功率密度也重新压了下来。

这说明3D堆叠确实会带来热设计难题，但不是“只要堆叠就一定过热”。

关键还是怎么堆。

这种东西很像盖高楼。

楼盖得高并不会天然让交通更糟，但电梯、消防、通风和人口密度必须一起重新设计。只把楼层往上加，问题一定会出来；把整个系统一起改，空间效率才可能真正提高。

这条路线最大的价值，是华为终于不再把“先进制程”当成唯一答案

过去十几年，手机芯片竞争几乎被制程节点绑住了。

7nm、5nm、3nm、2nm，每往前一代，晶体管密度、性能和能效都会跟着改善。久而久之，大家已经习惯把“制程先进”直接等同于“芯片先进”。

但半导体走到今天，这条路本身也越来越贵。

即使没有外部限制，先进制程的研发和制造成本同样在快速上升。

所以现在行业越来越重视先进封装、Chiplet、3D堆叠、系统级协同，本质上都在回答同一个问题：晶体管不能无限便宜地缩下去以后，性能还从哪里来？

华为的韬定律走得更激进一点。

它想把“缩短信号传播时间”本身变成新的尺度，把传统二维版图重新组织成三维结构，再结合软件调度、EDA和系统设计一起做。

从目前公开的数据看，这条路线已经不是纯理论。

麒麟2026是第一颗落地逻辑折叠的移动SoC，下一代麒麟2027的键合节距和垂直互连数量也已经继续往前推进。

当然，现在还远不到宣布“摩尔定律被替代”的程度。

预印本论文里的数据需要更多公开验证，最终落到量产手机以后，实际性能、功耗、发热和良率也要接受真实用户环境考验。

但麒麟2026至少已经给出了一种很清楚的思路：

先进芯片不一定只能靠把晶体管做得越来越小。

也可以让晶体管彼此靠得更近，让数据少跑路。

这可能才是这次55%晶体管密度提升真正重要的地方。

不是华为突然追上了某一个制程数字，而是它开始尝试换一把尺子衡量芯片进步。

接下来真正值得看的，是这套逻辑折叠架构装进今年秋季的新麒麟之后，能不能把论文里的功耗和性能收益完整兑现到手机上。

如果NPU、GPU和CPU的实际表现都能接近现在公布的数据，那麒麟2026最重要的标签，可能就不只是“新一代麒麟”。

而是华为第一次真正把自己的芯片演进路线，从论文推到了量产产品里。