作者:快思慢想研究院院长 田丰,上海证券报 宋薇萍
开篇:1颗芯片,3次自证
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2026年9月4日,华为何庭波第三次出手了。
不到4个月,3篇论文,同一个署名——华为半导体业务部总裁。第一篇在5月的国际会议上宣读,抛出一个新概念:"韬(τ)定律";第二篇在7月挂上量产实测数据;第三篇9月,标题本身就带着挑衅的味道——《Huawei's τ Chip Was Supposed to Melt?》,华为的τ芯片,该被烫坏?
这是半导体行业最古老的怀疑之一:芯片往三维方向堆得越密,热量越没地方去,最终自己把自己捂坏。诺贝尔物理学奖得主理查德·费曼有句话流传了半个多世纪——"凡是我不能创造的,我就不能真正理解"。何庭波这次选择的,正是这条最难走的路:不再展示成绩单,而是把芯片拆开,把物理原理摆到桌面上,接受行业里最挑剔的一群人——电路工程师——的盘问。
这场对话,从这3篇论文的递进讲起。
一、从晒成绩单到拆解机理
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5月25日,ISCAS 2026 大会上,何庭波首次提出韬定律:用时间常数τ的持续压缩,替代制程节点的几何缩微,作为后摩尔时代芯片演进的新原则。论文称,华为6年间已量产381款芯片;麒麟2026在同一制程下,晶体管密度提升逾50%,能效提升41%,主频提升12.7%,并预测2031年高端芯片密度可追平1.4纳米,且不依赖对应的极紫外光刻设备(EUV)。
一周内,行业就分裂成两派。英伟达CEO黄仁勋公开表态:这对华为是重大技术突破,但对台积电"不构成威胁",他承认韬定律路径优秀,但台积电在这个方向的积累已近10年。国内也有声音提出"真问题、真工程,但还不是新定律"——争议核心是边界是否清晰、第三方验证是否充分。
7月4日,V2版韬定律扩展到八章,首次公开麒麟2026与量产基准麒麟9030 Pro的同制程对标数据:电压1.1V降至0.9V,功耗降41%,面积缩37.5%,密度升55%,主频升13%。论文同时提出"齿比"概念,披露四代芯片路线图:主频增速要从年均0.05至0.1GHz,跃升到2026年3.1GHz、2029年4GHz。
9月这一篇,是论证方式的根本转向——从摆数据,变成拆机理,靶心对准最难说服的工程师群体。
二、正面迎战"发热"拷问
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三维堆叠会不会把芯片捂热?这个疑虑符合直觉——晶体管挤进更小的体积,热源自然更密集,温度理应更高。
何庭波团队没有回避,而是把一颗手机芯片拆到NPU、GPU、CPU大核、DSP四个模块,逐一给出电压、频率、功耗、功耗密度的实测对比。这种自曝家丑式的透明,在企业技术文献里并不多见——论文甚至专门列出一个反例:DSP的第一代堆叠方案,功耗虽降25%,面积同时收缩40%,但功耗密度反而升了24%,直到第二代方案才把密度真正压下去。
这个反例恰恰是论文最有说服力的部分:它证明作者没有挑好看的数字讲故事,而是把不完美的中间过程也摆了出来。半导体行业的信任,向来建立在这种"不怕露丑"的透明度之上,而不是建立在漂亮的PPT上。
答案随之浮出水面:三维堆叠本身不必然导致过热,真正决定发热表现的,是设计团队能否控制住功耗密度。这也为下一节埋下伏笔——密度失控的根源,恰恰藏在芯片最耗电的任务里。
三、耗电的真相:搬运重于计算
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论文回到一个被低估多年的常识:芯片功耗账本上最大的一块,不是晶体管翻转这个"计算"动作,而是信号在长导线上跑动这个"搬运"动作。
论文打了个朴素的比方:一个上班族一天里最耗精力的,往往是每天两趟通勤,坐在工位上处理具体事务反而占比有限。一个更极端的例子来自大型AI算力集群——超过80%的电力耗在数据搬运上,真正用于计算的比例反而是少数。
这条物理规律,产业界至少从20年前先进制程开始受阻于导线延迟起就已知晓,只是过去缺少一种能大规模量产验证的架构手段去对症下药。这次的价值,在于用真实量产芯片的数据,把这条已知规律第一次系统性地转化成可复现的工程结果:折叠让信号跑动的距离缩短20%到70%,最耗电的时钟信号网络布线大幅精简,某个功能模块的时钟缓冲器数量从4.36万个砍到1.9万个。省电的根源是搬得少了,跟算得多少几乎无关。
四、电压每降一成,功耗少两成
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缩短导线只是省电的一半原因,另一半、甚至更大的一块,来自降压。这背后是一条经典物理规律:功耗与电压的平方成正比,电压每降低一成,功耗理论上便能下降近两成。
这就是折叠架构真正的杠杆:先靠缩短导线腾出富余的时间预算,再把这段预算兑现成更低的工作电压,功耗随之呈平方级跳水。这也是为什么论文反复强调"这些性能差异完全来自架构改变,没有使用新的光刻工艺"——省下来的电,靠的是电路布局的重新设计,而不是更先进的光刻机设备。
半导体行业的老玩笑是戈登·摩尔讲的:如果福特汽车像半导体行业一样进步,一辆劳斯莱斯的价格会降到两块五美元,一加仑油能跑一百万英里。这句玩笑背后的严肃逻辑是——半导体的进步从来不是单一维度的堆料,而是多个变量同时被压榨到极限。韬定律这一次压榨的变量,是电压和导线长度,不是晶体管本身的尺寸。
五、阿姆达尔定律画下的边界
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韬定律论文把这套机制类比成软件工程里的阿姆达尔定律:一段程序能加速多少,取决于其中无法并行的那部分有多大。放到电路里,一块芯片能靠拆开跑、降压跑省下多少电,取决于其中必须单线冲刺、无法拆分的部分有多小。
NPU、GPU、DSP这类批量处理数据的模块天生适合拆分并行,折叠腾出的多余晶体管被直接拿去多造几个核心、把电压整体拉低——折叠后的NPU把原来一大两小三个核心换成四个对等的大核,电压从0.85伏降到0.7伏还跑得更快。CPU大核是最典型的单线程角色,无法简单拆分,折叠带来的收益因此只停留在缩短导线这一层,功耗和功耗密度的下降幅度都明显逊色于NPU和GPU。
这背后是阿姆达尔定律早就写好的物理边界。这也意味着,谁能率先攻克三维堆叠下串行电路的降压难题,谁就拿到了当前还没被啃下来的硬骨头——这对专注电路设计方法学的科研机构和EDA软件商、IP供应商,是一个具体、可衡量的方向。
六、省下的时间,花在哪?
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"节省下来的时间"该花在哪里,被讲成了一道主动选择题。技术本身只负责腾出预算,不负责替人做决定——同一套折叠架构,既可以把富余的时间预算用来降压降频省电,也可以反过来榨出更高的性能,代价是功耗密度不降反升。
韬定律的选择把竞争的落点,从"这项工艺是不是新发明",转移到了"能不能一代接一代地,把工程纪律坚持贯彻在每一次取舍上"。诺贝尔经济学奖得主赫伯特·西蒙曾提出一个至今仍被反复引用的判断:"信息的丰裕制造了注意力的匮乏。"半导体行业过去几十年恰恰吃了这个亏——制程红利太丰厚,注意力被跑分数字吸走,工程纪律反而被稀释。三维封装本身在同行眼中早已算不上新技术,把时间红利持续、克制地兑现成能效,才是真正难以被短期复制的差异性竞争力。
七、补课清单:工具、系统、标准
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从韬定律到一整套生态,是一道需要三方同时补课的系统工程题,任何一环掉队都会让效果打折扣。
第一,设计工具要在做版图布局时,同步安排发热模块与低功耗模块的相邻关系,避免热点在垂直方向层层叠加。这需要把热仿真、电压仿真和版图布局这三件过去分开做的事情揉进同一套流程,目前还没有EDA厂商把这套多物理场协同能力做成成熟的量产工具,谁先补上,谁就掌握三维芯片设计环节的话语权。
第二,调度算法要把原本由一颗高频大核独自扛住的任务,拆给更多低功耗小核并行处理,才能把降压这张牌用到底——这必须让操作系统的任务调度、编译工具链和芯片架构团队反复磨合,简单适配一颗新芯片远远不够。
第三,DSP"面积缩得比功耗快、密度反而先升后降"的反例说明,判断一颗芯片是否安全,不能只看工艺代次或总功耗。市场各方需要在"功耗密度"和"结温"这两个更贴近物理本质的指标上,建立统一、可比对的测试认证标准。标准滞后一步,供应链上下游按老指标做的散热设计就可能集体失灵。
八、价值链的位移:从“光刻”到“互连”
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韬定律把"性能提升"与"光刻制程"这两个变量在一定程度上解耦,这将直接改变半导体产业价值池的分布位置——这次"把信号送得更近"取代"把晶体管做得更小"的机遇窗口。
韬定律论文披露的三维互连间距路线图颇具分量:麒麟2026这一代,1.5微米键合间距、5000万个垂直互连,基于成熟的40纳米工艺已实现;下一代麒麟2027,间距收窄到1微米,互连数量超过1亿个;3年内对齐720纳米间距,互连数量超过2亿个;再往后,目标看向480纳米。这相当于给混合键合设备、精密对准和高纯度键合材料这些环节,铺出一条与光刻机进度完全脱钩、跨越多代产品的确定性需求曲线。
也正因如此,无锡近日举办的2026集成电路创新发展大会上,国内先进封装产业链景气度持续攀升,先进封装龙头长电科技近日披露定增方案,拟募资65亿元,主要投向高性能计算高端先进封装平台扩产。三维堆叠、混合键合并非全新技术,华为真正的护城河,在于器件、电路、芯片、系统四层协同设计的组织整合能力。
结语:巨石还会再次滚下山
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韬定律论文的收尾,借用了一则古希腊神话:西西弗斯被罚把巨石推上山顶,石头一到山顶便滚落山脚,周而复始,永无止境。
韬定律治下的芯片工程,走的正是这个节奏——折叠一次电路,赚回一段时间红利,把它花在省电上,下一代芯片登场,巨石又滚回山脚,一切重新开始。区别在于,这座山不是原地打转:每一轮循环留下的,是一颗算得更多、烧得更少的芯片,累积的势能推动中国自主芯片产业大步向前。
工作永远做不完,这本身就是韬定律的运行方式。韬定律能否真正改写半导体产业的竞争规则,取决于国产EDA厂商、封装设备商、独立测试机构、产业与风险资本能否在标准接口、信任机制与资本纪律这三件事上跟上节奏——这些答案,都将在接下来几年的量产芯片和市场选择里,逐步揭晓。
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参考文章:《华为何庭波再发韬定律论文,大咖系统解读》, 上海证券报 宋薇萍
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作者:田丰
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