横扫对手！AMD Zen 6架构全揭秘：全新12核CCD、IPC性能提升27%

快科技11月11日消息，AMD全面披露Zen 6和Zen 6c微架构细节，同时宣布第六代EPYC 9006 Venice处理器即日起全球上市。AMD宣称Zen 6c相比Zen 5在服务器和AI工作负载下平均IPC提升27%，EPYC Venice最高可达256核，对比Intel Granite Rapids平均性能领先2.2倍。

不过27%这个数字有一个关键前提，AMD将单CCD上16个活跃的Zen 6c核心，与跨两个CCD分布的16个Zen 5核心进行同频对比。企业及云工作负载提升约20%，AI工作负载达到31%，加权平均后得出27%，并非单核IPC的直接对比。

Zen 6c基于N2P工艺，最高频率从Zen 5c的3.7GHz提升至4.1GHz；标准Zen 6核心最高频率从5.0GHz提升至5.3GHz。

Zen 6将标准CCD核心数从8个提升至12个，共享L3缓存从32MB增至48MB，Zen 6c将每CCD核心数从16个翻倍至32个，L3缓存从32MB增至128MB。

两种架构均实现每核心4MB L3缓存，每个Zen 6核心还配备1MB私有L2缓存（16路组相联），L1指令缓存32 KB（8路），L1数据缓存48 KB（12路）。

前端设计方面，分支预测器采用优化查找表，返回地址栈（RAS）扩大至64条目，支持每周期2次分支预测和最多3个预测窗口。

取指带宽为每周期64字节，操作缓存从6K条目增至6.75K条目，最大操作交付带宽从12条/周期提升至18条/周期，8宽分发。

执行单元方面，整数调度器采用分离式共享架构，包含96个共享ALU/AGU和48个专用ALU，共6个ALU（含2个乘法器）和3个分支单元。

重排序缓冲区（ROB）从448条目扩大到640条目，整数物理寄存器堆从240增至352，浮点调度器从3×38增至3×60。

加载队列和存储队列分别从64/96条目扩展至80/128条目，支持每周期4次加载或2次存储，以及4×256位加载带宽。

指令集层面，Zen 6引入完整AVX-512 FP16计算支持，新增Bit Matrix Multiply（BMM）指令，VNNI-INT8流水线从2条翻倍至4条。

新增ISA还包括AVX-VNNI-INT8、AVX-NE-CONVERT、AVX-IFMA，以及内核层面的FRED（中断/异常/系统调用新接口）、PML（客户机脏页修改记录）和PLZA（特权级转换自动服务等级切换）。

安全方面，Zen 6是首个集成开源Caliptra 1.2信任根的x86架构，SEV-SNP也增加了RMPOPT和脏页优化。

EPYC Venice提供SP7和SP8两种平台，SP7面向高性能场景，最多8个CCD，可配置96个Zen 6核心或256个Zen 6c核心，16通道DDR5 MRDIMM Gen2速率12800 MT/s，峰值带宽1.6 TB/s，支持最多96条PCIe Gen6通道，最高600W TDP。

SP8面向主流市场，采用62.5×80mm封装，最多4个CCD（128核Zen 6c或96核Zen 6），8通道内存，峰值带宽819GB/s（MRDIMM）或512GB/s（RDIMM），最高400W TDP，峰值IO带宽2.0 TB/s。

两个I/O芯片基于N3工艺制造，支持CXL 3.1，并提供LPDDR5X SOCAMM2和MEXT内存扩展技术。

AMD还推出三项功耗管理技术应对数据中心电力困境：UPP（统一电力配置）回收闲置机架容量，UBPS（基于利用率的电力缩放）随活跃核心数动态调功，FAST（频率自适应频谱技术）在单芯片内划分多个性能等级。芯片间通信采用Elevated Fan-Out bridges（EFB）桥接技术，降低每比特功耗和延迟。

性能方面，AMD称EPYC Venice对比第一代EPYC通用计算性能提升约20倍，科学计算提升18.6倍，内存带宽提升9.6倍。

对比Intel Granite Rapids，平均性能领先2.2倍，最高达3.2倍；96核Venice对比128核Granite Rapids Xeon 6980P仍有1.6倍优势。

256核Venice完成100ns药物发现模拟需57天，128核Turin需114天，Granite Rapids需182天；256核Venice完成5小时天气预报模拟仅需2.66小时，128核Turin需5.22小时。

对桌面用户而言，12核CCD的引入意味着AMD可以在不增加芯片数量的前提下，提升锐龙处理器的核心数，但AMD尚未确认该架构在消费级处理器中的实施方案，也未给出锐龙处理器的发布时间表。