广东
2026年5月25日，上海，IEEE国际电路与系统研讨会上，华为公司董事、半导体业务部总裁何庭波发表题为《半导体新路径探索与实践》的主旨演讲，正式发布“韬（τ）定律”。华为当场定下一个目标：到2031年，基于该定律研发的高端芯片，其晶体管密度要达到等效1.4纳米制程的水平。一句话，这条路不靠最顶级的光刻机，靠的是架构上的彻底翻新。
过去半个多世纪，芯片行业只有一个信仰——摩尔定律。规则简单粗暴：把晶体管做得越来越小，同样面积里塞进更多，性能自然上去，成本自然下来。这条从几十纳米一直走到今天3纳米、2纳米的路，全世界的工程师都走得驾轻就熟。但问题出在近几年，晶体管尺寸已经逼近物理极限。量子隧穿效应开始捣乱，电流漏得厉害，功耗压不住，而建一座3纳米晶圆厂的费用直接飙到200亿美元起步。说白了，继续在“几何缩微”这条路上死磕，边际收益越来越薄，玩得起的人越来越少。
华为给出的答案很干脆：不再死盯着把晶体管做小，转而盯着一个叫“时间常数τ”的东西。τ是什么？物理课上学过，它是一个系统响应和传播信号所需要的基础时间。芯片的性能说到底是看信号在里面跑多快、走多短。过去的思路是让器件变小以缩短走线距离，华为的思路倒过来——直接在架构上压缩信号传播时延，把时间常数降下来。
这个思路的关键技术叫“逻辑折叠”。传统芯片的电路布局是二维平面的，信号在平面上左绕右绕，走线的延迟有时候比晶体管开关本身还慢。逻辑折叠的本质，就是把原来摊在一层上的电路“折”起来，变成双层甚至多层结构。好比城市交通，与其把每条路都拓宽，不如修高架、建地下通道，让车流走得更顺。信号传播路径一短，时延一降，晶体管密度和芯片性能就跟着往上走。
这就引出了一个很多人会疑惑的点：等效1.4纳米到底是不是真的1.4纳米？说白了，华为追求的不是物理意义上的1.4纳米，而是晶体管密度能做到和1.4纳米制程差不多。什么意思？就算每个晶体管本身没那么小，但只要单位面积里集成的晶体管数量够了，实际算力效果一样能打。这才是“韬定律”最核心的战略思维——不比谁家光刻机更尖端，比的是谁能用系统级创新把密度和性能拉到同等水平。在EUV先进制程被卡脖子的背景下，这相当于换了一条赛道继续往前跑。
而且华为不是今天才从零开始。何庭波在演讲中透露，过去六年里，基于韬定律的思路，华为已经完成设计并量产了381款芯片，覆盖了各行各业。这381款芯片就是最好的背书，说明这条路在工程上跑得通，不是纸上谈兵。
最让人关注的是即将登场的麒麟芯片。何庭波在会上透露，2026年秋季面世的“麒麟2026”将是逻辑折叠技术首次在消费级产品中落地实施。从官方公布的数据看，它由单层电路设计扩展为双层，晶体管密度比传统2D设计暴增53.5%，达到238MTr/平方毫米，P核能效提升41%，峰值频率首次突破3GHz大关，来到3.1GHz。放在行业坐标里比一比，这个密度理论上已经和Intel 18A工艺持平，接近台积电初代3纳米的水平。再看华为画的远期路线图：2031年晶体管密度预计超过400MTr/平方毫米，主频做到5.0GHz。到那个节点，就是等效1.4纳米真正落地的时刻。
华为这套韬定律的打法，构建的是一个从底层器件到顶层系统的多层级协同体系。器件层优化晶体管和互连的电阻、寄生电容，把时间常数τ从物理底子上压到最小；电路层靠逻辑折叠打破平面布局的边界，把关键路径走线大幅缩短；芯片层走“软件、架构、芯片”全栈协同设计，让指令流和数据流按实际负载精准调度，端到端执行时间一降再降；系统层则通过重新定义的灵衢总线，把超节点间的通信时延狠狠压下来。每一个层级都在为降τ服务，而不是像过去那样每一层都在等制程升级。
这事最终能不能成，要看接下来五年的实测结果。何庭波在会上留下一句话，她说，“我们的解决方案走得通，走得远。我们新芯片的性能完全可以持续对标另外一条路径。”她同时强调，半导体行业的未来一定属于开放合作，“没有一家企业可以独自完成所有答案”。路线已经画好，目标已经定下。华为走的是一条不依赖最顶尖光刻机、靠架构创新拉高密度和性能的全新路径。这五年，就让真实的工程数据来说话。
特别声明：以上内容(如有图片或视频亦包括在内)为自媒体平台“网易号”用户上传并发布，本平台仅提供信息存储服务。
Notice: The content above (including the pictures and videos if any) is uploaded and posted by a user of NetEase Hao, which is a social media platform and only provides information storage services.
