湖南
芯片还能继续缩小吗？答案可能不只是“把晶体管做得更小”。来自国立阳明交通大学和台积电企业研究团队的一项新研究发现，真正限制下一代晶体管性能的，可能藏在不同材料之间那条极其微小的“接缝”里。研究人员通过重新设计这个原子级界面，让一种只有单层厚度的晶体管获得了更强的电流控制能力。研究成果发表于《Nature Electronics》。
这项研究使用的是二硫化钼，也就是MoS₂。它属于二维半导体材料，单层厚度只有约0.7纳米，比传统硅材料薄得多。理论上，这种材料非常适合制造超小型晶体管，因为即使薄到只有一层原子结构，它依然可以承担半导体的作用。问题在于，晶体管并不是只有一层半导体，还需要在上面覆盖绝缘层和控制电流的栅极。
麻烦恰恰出现在这里。MoS₂表面不像传统硅那样容易让绝缘材料均匀附着。如果直接把绝缘层覆盖上去，很容易产生缺陷和不稳定的界面。这些缺陷就像道路上的坑洼，会干扰电子运动，最终让晶体管性能下降。
研究人员没有继续寻找一种“更好的半导体”，而是换了个思路：先把半导体与绝缘层之间的界面做好。他们在单层MoS₂上先加入一层极薄的铝，再将铝氧化形成约0.42纳米厚的氧化铝缓冲层，然后在上面沉积高介电常数的氧化铪绝缘层。
别看这层缓冲材料只有不到半纳米，它实际上承担了两个重要任务。一方面，它为后面的绝缘层提供了更加平整、连续的“地基”；另一方面，它还能减少绝缘材料直接接触MoS₂时产生的有害相互作用，从而让电子更顺畅地通过晶体管。
实验结果显示，这种结构制造出的短沟道MoS₂晶体管，在约100纳米沟道长度下，最大跨导达到0.45毫西门子每微米，同时保持较低的漏电流和较小的迟滞。简单理解，就是晶体管能够更加有效地响应栅极的控制信号，同时减少不必要的电流损失。
更值得关注的是，研究人员使用的是化学气相沉积方法制造的单层MoS₂，而不是实验室里常见的微小剥离晶体。这一点对未来芯片制造非常重要，因为真正进入产业化阶段，材料必须能够在大尺寸晶圆上稳定、均匀地制造，而不能只在一小块样品上表现优秀。
这项研究释放出的信号很明确：当晶体管已经小到原子尺度后，芯片技术的突破可能不再只是不断寻找新材料，而是要学会精准控制材料之间的“边界”。在这样的尺度下，一层不到1纳米的界面，就可能直接决定整个晶体管的性能。
当然，这项技术目前距离商业化芯片还有明显距离。研究人员还需要进一步解决大面积制造的一致性、可靠性、工艺兼容性等问题。不过，这项成果说明了一条新的技术路线：未来芯片继续向极限尺寸推进时，真正需要精雕细琢的，可能不仅是晶体管本身，还有每一层材料之间那条看不见的原子级界面。
参考资料:DOI：10.1038/s41928-026-01672-7
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