湖北
2026年9月3日，三星在内存高管峰会上正式披露了下一代HBM5高带宽内存的开发目标：性能较HBM4E翻倍，每瓦性能提升20%。该目标由三星电子DS部门存储器事业部产品规划团队负责人崔章硕对外公布。
崔章硕表示，HBM5目前仍处于开发阶段，其核心规格目标为相较HBM4E实现带宽翻倍，同时将能效提升20%。三星此前已确认，HBM5将采用热路径块（HPB）技术，该技术可降低20%的热阻，并有效简化散热设计。若HBM5堆栈带宽成功翻倍，预计在2028至2029年间，单个堆栈的峰值带宽将达到约4TB/s。
台积电此前预计，到本十年末，AI加速器将采用每封装20至24个HBM5或HBM5E堆栈的配置，据此推算，系统级封装的总内存带宽有望达到80至96TB/s。
目前，美光、三星及SK海力士等DRAM制造商，以及Cadence、Rambus、Synopsys等HBM控制器与PHY开发商，已能够提供支持16GT/s数据传输速率的HBM4/HBM4E相关产品，而JEDEC官方规范中HBM4E的传输速率约为12GT/s。
为实现HBM5相较HBM4E带宽翻倍的目标，规格制定可能采取以下路径之一：将每引脚数据传输速率从12GT/s提升至24GT/s；将接口宽度从2048位扩展至4096位；或结合更宽接口与更高速率。 其中，将接口扩展至4096位的方案此前已由韩国科学技术院（KAIST）和Marvell提出设想，但尚未获得正式规格确认。
从能效角度分析，拓宽接口通常比单纯提高信号速率更易实现能效优化。更高的每引脚速率要求更快的驱动器、接收器、时钟与均衡电路，面临更严格的时间裕度与信号完整性挑战。而将接口从2048位扩展至4096位，则意味着硅通孔（TSV）、I/O路径、驱动器、接收器及凸点数量翻倍，布线复杂度上升，基础裸片设计难度显著增加。因此，尽管中等速度下采用4096个I/O有助于降低每比特能耗，但接口与封装复杂度可能部分抵消能效收益。
工程上，采用3072位接口并结合适度提升的数据传输速率，可能成为较为平衡的折中方案。 需要强调的是，目前关于HBM5具体规格的讨论仍属推测性质。在一代产品周期内将HBM4E（约2TB/s）的带宽翻倍，本身即具有极高的技术挑战性。
此外，20%的每瓦性能提升，除性能改进外，还可通过改善DRAM工艺、优化基础裸片设计、降低TSV I/O电压、架构调整以及完善电源管理等多种路径实现。
三星电子表示，将持续推进HBM5相关技术研发，以满足人工智能等高性能计算领域对高带宽、高能效内存的需求。
总体来看，HBM5的研发目标勾勒出下一代AI内存的技术蓝图——带宽翻倍与能效提升并行，将为大模型训练与推理提供关键算力支撑。 然而，从规格定型到量产落地，仍需跨越工艺、散热、封装等多重工程挑战。 三星能否如期兑现目标，将直接影响其在高端HBM市场的竞争格局，也牵动着整个AI产业链的演进节奏。
小编将在第一时间分享更多相关最新动态和爆料，敬请关注。
特别声明：以上内容(如有图片或视频亦包括在内)为自媒体平台“网易号”用户上传并发布，本平台仅提供信息存储服务。
Notice: The content above (including the pictures and videos if any) is uploaded and posted by a user of NetEase Hao, which is a social media platform and only provides information storage services.
