北京
当几何缩微逼近物理极限，华为选择将芯片“折”起来。
10月13日，上海练秋湖畔，华为时隔六年再次召开麒麟芯片层面的技术沟通会。华为半导体业务无线终端芯片产品管理部部长徐松余披露了一个关键判断：目前实践证明，未来10年，逻辑折叠技术具备持续演进的空间。
这一判断背后，是全球半导体产业共同面对的现实困境。“几何缩微的挑战越来越大，但收益却越来越小。”徐松余坦言，创新焦点已从几何缩微转向时间缩微。
过去半个多世纪，芯片产业沿着摩尔定律的轨道狂奔，核心逻辑就是不断缩小晶体管尺寸。但进入3纳米以下节点后，这条路越走越难——3纳米制程的设计成本已超过10亿美元，单次流片费用超过5亿美元。单纯依靠缩小尺寸带来的性能收益急剧递减，成本却呈指数级攀升。
今年5月，华为半导体业务部总裁何庭波在IEEE ISCAS 2026上正式提出“韬定律”，以时间缩微替代几何缩微，通过逻辑折叠等技术压缩信号传播时延。这是中国企业首次在全球半导体领域提出指导产业发展的新原则。
逻辑折叠并非简单地把芯片叠在一起。徐松余解释，华为在芯片设计之初就以三维视角进行系统设计，把多颗芯片裸片当成一颗完整芯片来协同设计，从而缩短信号走线、提升晶体管密度，并获得性能与功耗收益。
作为首款基于逻辑折叠技术打造的麒麟芯片，麒麟9050系列已随Mate XT 2三折叠手机和Mate90 Pro Max面世并成功量产。
数据是最直观的验证：麒麟9050系列晶体管密度提升53.5%，CPU大核能效提升41%，NPU算力提升140%，GPU性能提升40%。该系列拥有超过5000万混合键合，有效信号互连超过500万。
这一密度跃升意味着什么？以往需要三年几何微缩才能实现的进步，逻辑折叠在单代之内便已完成。
实际体验同样显著。麒麟9050系列可在新增占用小于2.5GB内存的情况下流畅运行30B端侧大模型，大模型加载性能提升25%，较上一代节省75%内存占用。这为手机端侧AI从被动响应走向主动理解提供了硬件底座。
关于逻辑折叠能走多远，徐松余给出了明确的时间表：下一代麒麟2027芯片已进入测试阶段，测试结果符合预期，更远的芯片已在规划和设计中。
技术层面的持续演进路径同样清晰。麒麟9050 Pro的混合键合间距已达到1.5微米，华为计划2027年缩小至1微米，垂直互连数量将从约5000万根增至突破1亿根。向三层、四层乃至更多层的逻辑折叠演进，是未来的方向之一。
按照韬定律的规划，到2031年，基于该定律的高端芯片晶体管密度将达到1.4纳米制程的同等水平。
不过，徐松余也坦承，这条路径仍面临工具链和方法论、工艺差异补偿、跨层互联开销优化、能耗控制等多重挑战，有赖于产业伙伴的协同攻关。
何庭波此前曾表示：“未来一定属于开放合作。在半导体演进的路径上，没有一家企业可以独自完成所有答案。”
从“做小”到“做快”，逻辑折叠打开的不只是一条芯片演进的新路径，更是后摩尔时代产业竞争规则的一次深层切换。
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