广东
PCI-SIG本周三正式发布PCIe 8.0 Draft 0.5规范，这是PCIe 8.0标准诞生以来首个完整规范版本，标志着新一代高速互联协议走完架构定型关键一步。不同于以往草稿版本的碎片化内容，本次Draft 0.5完整敲定PCIe 8.0核心架构、技术路线与基础技术参数，为全球半导体硬件厂商划定研发标准。对于整个高速互联行业而言，此次发布绝非简单的版本更新，而是行业正式迈入256GT/s超高传输速率时代的信号，将重塑芯片、主板、连接器、线束组件、数据中心等全产业链发展节奏。
Draft 0.5首次完整确定 PCIe 8.0的核心架构与主要技术路线，PCI-SIG成员厂商现已可基于该版本启动前期原型验证、架构设计以及IP开发工作，并提交后续技术提案。根据当前规范，PCIe 8.0将继续维持256GT/s目标传输速率，通过x16配置可实现1.0TB/s的双向带宽，较PCIe 7.0的128GT/s实现翻倍（在常用的 ×16 配置下，实际数据传输速度最高可达双向每秒512GB），较当前主流的PCIe 4.0提升了16倍。PCIe 8.0 Draft 0.5 已基本覆盖规范主要组成部分，包括电气层、逻辑层、协议层、兼容性以及软件支持等关键内容。
目前 PCI-SIG 已基本锁定 PCIe 8.0 的核心技术方案，包括：
从技术架构来看，PCIe8.0延续成熟高效的现有技术体系，锁定256GT/s目标传输速率，明确沿用PAM4调制、FEC前向纠错、Flit Mode帧模式编码等核心技术；同时优化协议层带宽性能、保留原生向后兼容能力，并同步规划新一代连接器解决方案。
整套规范全面覆盖电气层、逻辑层、协议层及软件适配等关键维度，整体技术框架已基本成型，仅部分电气参数与链路训练机制尚有微调优化空间，主体技术方案已正式敲定。
PCIe 8.0的落地，将为人工智能、数据中心等数据密集型场景提供顶级带宽支撑。尤其在AI训练场景中，可大幅加速GPU/TPU集群间的数据交互，有效破除I/O传输瓶颈。需注意的是，当前Draft 0.5并非最终正式版本，后续部分电气参数、链路训练逻辑及协议细节仍存在调整优化的可能。
对整条产业链而言，Draft 0.5的发布标志着PCIe 8.0正式迈入实质研发周期。AMD、Intel、NVIDIA等平台大厂，以及IP 、SerDes、PHY相关厂商，均可提前开展架构设计与原型验证，并预留规范迭代的兼容余量。
现阶段行业最大意义在于：PCIe 8.0 规范主体已趋于成熟，全产业链可正式启动下一代高速互联产品的布局与研发
此次公告中另一大值得关注的信号，是 PCI-SIG 仍在持续评估新一代连接器技术，这也侧面印证：现有铜互联物理层性能已逐步逼近物理极限。
对 PCIe 5.0、PCIe 6.0 世代而言，链路损耗预算、串扰与信号反射，已然成为高速传输落地的核心瓶颈；而迈入 PCIe 8.0 256GT/s 速率时代后 —— 这一速率更是突破了现有所有铜互联标准的历史上限 —— 上述信号完整性难题，或将升级为噩梦级技术挑战。
在超高传输速率下，传统 PCIe 插槽与主板走线架构，若不大幅提升均衡功耗、增加 FEC 纠错延迟，已难以维持稳定可靠的信号质量。为此，PCI-SIG 后续或将对 PCIe 插槽架构进行重新迭代优化，包括采用更高等级基材、收紧制造工艺公差、压缩电气链路长度，以及增设链路中继 Redriver 等方式，保障高速信号传输品质。
同时，鉴于 PCI-SIG 始终坚守 PCIe 一贯的向后兼容设计原则，短期内连接器层面不会出现颠覆性激进改动。伴随 Draft 0.5 版本正式发布，PCIe 8.0 标准也正稳步推进，朝着 2028 年完成最终定稿的目标有序落地。
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