七日涨超50%！为何能提前“挖中”长电科技？

价值线 |来源

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向北|作者

秋水|编辑

价值线导读

5月18日，价值线发文《逆势暴涨！长电这家公司靠什么“绕过”高端制程封锁？》，明确指出先进封装是国产AI芯片突围的唯一路径。

自稿件发布日至今日收盘，仅七个交易日长电科技股价上涨超50%！5月份以来累计涨幅更是高达93%，稳居本轮半导体行情领跑之位。

封测，曾被视为毛利率最低的“苦力活”，如今却成了本轮行情的“先锋部队”。

逆转的关键，不在制程，而在封装——以华为昇腾为代表的国产AI芯片放量在即，先进封装成为绕开EUV封锁、实现高端芯片制造的唯一解法。

这一判断在华为最新发布的“韬定律”中得到全面验证，并最终引爆市场。

（月K线）

抓住华为韬定律的技术核心

华为此次发布的“韬定律”在字面上较为晦涩，但通过与摩尔定律的对比，其技术核心便易于把握。

韬定律与摩尔定律的本质区别，在于技术演进范式的根本转换。摩尔定律是“尺寸驱动”（Scaling-Driven），通过不断缩小晶体管物理尺寸来实现性能提升。过去数年间，投资者耳熟能详的概念均围绕“几纳米”展开，推动摩尔定律的技术核心是EUV光刻。在2020年的半导体行情中，光刻胶相关板块成为最强细分方向之一（因缺乏正宗的光刻机标的），当时市场对半导体的理解基本围绕着摩尔定律的技术核心展开。

而韬定律是“时延驱动”（Delay-Driven），通过系统性降低信号传播时延来实现性能提升。韬定律采用“系统协同”模式——在器件、电路、芯片、系统四个层面上进行协同优化，从而实现整体性能的最大化。这一方法论的关键在于，其对EUV光刻机的依赖度大幅降低。摩尔定律从7纳米节点起高度依赖EUV光刻机（单台售价约2亿美元，仅ASML可供应），且受美国出口管制而对华禁售。推动韬定律的技术核心不再是光刻机，而是逻辑折叠。逻辑折叠技术主要依靠先进设计及封装能力，在现有可获取制程上实现接近更先进制程的等效性能。

具体而言，相关技术包括但不限于：设计侧（3D EDA工具、芯片架构、电路算法等）；封装侧（2.5D/3D、混合键合、TSV、微互连、材料等）。

因此，在本轮行情中涌现出的新的结构性龙头，基本均围绕韬定律的技术框架展开。

全球大厂全力加码先进封装

若将华为推出韬定律仅视作因无法获取EUV光刻机而采取的无奈之举或阶段性权宜之计，则严重低估了先进封装在全球半导体行业技术趋势中的强度与热度。

上一篇文章中已提及，台积电在5月14日的技术论坛上披露：目前CoWoS已有超过80%的产能用于支持AI相关应用，未来将持续以超过85%的年复合成长率扩充CoWoS与SoIC产能。

5月22日，AMD宣布向中国台湾地区投资超100亿美元，旨在扩大战略合作伙伴关系并提升先进封装能力，加速建设AI基础设施。AMD将与日月光半导体（ASE）、矽品精密工业（SPIL）等合作伙伴携手，共同开发并验证下一代晶圆的2.5D桥接互联技术。该技术可实现大规模高带宽互联，让客户部署更高效率的AI系统，改善整体经济效益。

英特尔近年来在先进封装领域亦持续发力。其在先进制程量产上虽一直落后，却于今年率先投产全球首个玻璃基板量产工厂，试图以“玻璃基板+3D混合键合”实现弯道超车。Foveros Direct依托铜铜混合键合实现高密度3D堆叠，已落地高端算力芯片。同时，英特尔大力推进玻璃基板替代传统基板，结合CPO、UCIe生态，以此对标行业主流封装方案，抢占AI封装市场。

两个深层次原因：成本与能耗

当诸多巨头均将大量精力和资本转向先进封装，其背后必然存在深层次的原因。

第一个深层次原因：先进制程的研发和量产成本已达到产业难以承受的水平。

芯片设计成本随制程演进呈指数级增长：28纳米节点约5,130万美元，7纳米增至2.97亿美元，5纳米达到5.42亿美元，3纳米逼近10亿美元。晶圆厂投资同样呈天文数字：一座5nm晶圆厂需150-200亿美元，一座3nm晶圆厂需200-300亿美元，2nm晶圆厂预计超过400亿美元。然而从5nm到2nm，性能总体仅提升约三成，建厂成本却从150-200亿美元飙升至400亿美元以上，性价比严重倒挂。

相较之下，投资先进封装的性价比显著更优：通过3D堆叠、玻璃基板替代、Chiplet异构集成，结合成熟制程工艺即可实现算力翻倍、带宽提升四五倍。设计成本较单片2nm方案降低60%-70%，建厂投资也仅为2nm晶圆厂的五分之一至三分之一。

芯片设计成本呈指数级增长（28nm→3nm增长近20倍）

第二个深层次原因：能耗。

随着AI的爆发式持续发展，半导体在使用端已成为“耗电巨兽”：单颗AI芯片峰值功率达700W，年耗电约3,700度；十万卡集群年耗电达3.7亿度；AI机柜功率是传统机柜的10-30倍。目前北美AI基础设施建设的最大瓶颈已不再是芯片或算力，而是电力。

过往依靠制程微缩，芯片能耗实现了显著下降：7nm相较14nm功耗降低约40%，5nm在7nm基础上再缩减20%-25%，同性能下省电效果十分可观。但进入3nm、2nm及更先进节点后，晶体管物理尺寸逼近极限，漏电问题大幅加剧，制程带来的功耗优化空间急剧收窄，单纯依靠工艺迭代降低能耗的路径逐渐走到瓶颈。在此背景下，先进封装、Chiplet异构集成、CPO等技术成为行业降低算力整体能耗的核心新方向。

当前时间节点，先进封装的崛起应仅为一个起点。对于长电科技这样在先进封装领域全面深度布局的企业，值得给予更多的关注与期待。