对话华为何庭波：“韬(τ)定律”的真实能量和外界误解

用“绕过封锁”的旧尺子，无法全面衡量评估一份“找到一个解法”的新答卷

文｜吴俊宇 谢丽容

编辑｜谢丽容

5月25日，华为半导体总裁何庭波发布的“韬(τ)定律”，震动半导体界和资本市场。

这次发布，回应了六年前华为创始人任正非的公开表态。2020年，华为被列入实体清单，几乎从来不公开露面的任正非在当年频繁接受中外媒体采访，多次提到基础研究，基础教育，数学、物理，这些离当时几乎接近断供的华为公司其实很远。

面对巨大危机，企业的本能反应往往是向外界传递立即可见的自救信号——调整供应链、争取政策支持、发布替代方案。这些措施短期、即时，能够有效稳定内部军心和外界信心。任正非反复强调的基础研究命题，当时看来多少有点“不明觉厉”“远水不解近渴”。

六年后回看，战略和战术闭环了。

5月25日，何庭波对我们说，华为内部有两个“十年判断”：第一，摩尔定律未来十年内将“撞墙”——即便没有外部封锁，先进制程的经济与物理极限也会成为半导体全行业的共同约束；第二，2020年华为内部预判，逻辑折叠这一技术路径需要十年才能取得突破。

实际进展比预想要快，何庭波团队六年就做出成果。

何庭波，华为半导体业务部总裁、华为科学家委员会主任。2019年底，她在一封致海思全体员工内部信中提到，“今后的路，不会再有另一个十年来打造备胎然后再换胎了，缓冲区已经消失，每一个新产品一出生，将必须同步‘科技自立’方案。”

何庭波说，过去六年， 她有过沮丧的时候 。当先进制程的路径被外力锁死，而摩尔定律本身又正在全球范围内撞上经济与物理的双重高墙，研究方向一度被逼入死胡同。

如何在半导体工艺制程难以突破的情况下，实现代际性能提升？转机来自一座2000多年前的水利工程——都江堰。最难的时候，何庭波带着团队到都江堰散心。

没有电，没有图灵力学，没有现代机械，古人仅凭对“山、水、势”的洞察，以无坝引水实现了自动分流、排沙、控流。她突然意识到：当外部约束无法改变，解决问题的关键不在于等待条件变好，而在于“要重新看这些（可利用的）条件，解决问题。”

“即便没有出口管制，摩尔定律未来十年也将成为所有人的约束。华为只是提前在这个约束下工作。”何庭波反复强调一个更深层的产业现实：芯片制程来到7nm（纳米）之后，每一代制程的设计成本、晶圆成本指数级攀升，单位晶体管成本下降的速度已不可逆转地放缓。先进制程的经济普惠性正在终结，换言之，全球半导体行业本就站在范式转移的门口。华为不过是因封锁而被提前推过了门槛。

“产业的必然”与“华为的紧迫”叠加效应，构成了韬定律诞生的双重底色。

事实上，它更接近一份针对后摩尔时代的通用解题框架。这份框架是由一家被断供的中国公司率先拿出，并且已经用381款量产芯片完成了可行性验证。何庭波在演讲后的沟通中强调：“如果今天依然能够获得最先进的EUV光刻机，我们是否还会走这条路？答案是不一定。但历史没有如果。恰恰是失去了选择权，让我们提前十年撞上了那个所有玩家最终都要面对的问题。”

产业的必然，华为的紧迫

即便没有封锁，摩尔定律也将在十年内撞墙，华为只是提前失去了选择权

在何庭波看来，7nm之后，半导体先进制程的经济基础正在发生变化。

过去40年，摩尔定律之所以能够持续推动整个半导体产业发展，并不仅仅因为晶体管数量持续增长。更重要的是，晶体管密度提升的速度长期快于制造成本上升的速度。这意味着，虽然芯片制造成本会增加，但单位晶体管成本仍在持续下降，技术进步所释放出的成本红利，能够被整个产业链与消费者共享。

“过去摩尔定律最大的优势，是能不断把技术进步带来的红利分享给整个产业界。但今天，先进制程本身已经越来越难继续释放这种红利。”何庭波说。

她认为，在这种情况下，继续依赖几何缩微提升性能，将不可避免地进入“成本持续上升”的路径。相比之下，τ（韬）定律并不单纯依赖更昂贵的先进晶体管，而是通过逻辑折叠技术手段，提升晶体管密度，实现器件、电路、芯片和系统的延迟和性能优化，从而实现半导体与电子系统的持续演进。

摩尔定律近三年带来的经济收益在逐渐放缓。这也是目前半导体行业公认的一个问题。半导体行业近五年有大量学术研究。

国际顶级学术期刊《科学》2020年6月刊载了麻省理工学院教授、图灵奖得主查尔斯·E·莱瑟森（Charles E. Leiserson）和英伟达、微软等研究员共同发表的一篇论文——《摩尔定律之后，什么将驱动计算性能继续提升？》（《There’s Plenty of Room at the Top: What Will Drive Computer Performance after Moore’s Law?》）。

这篇论文的核心观点是，“后摩尔时代”计算性能的提升，将越来越依赖软件、算法、系统架构与专用硬件协同优化，而不再主要依赖晶体管尺寸持续缩小。

和上述观点类似，华为内部的判断是，摩尔定律将在十年后“撞墙”。

虽然先进制程仍然能够持续提升晶体管密度、性能与能效，但每一代制程节点所需要付出的设计成本、制造成本与资本开支正在快速上升。尤其是在半导体工艺进入5nm、3nm乃至2nm阶段后，先进制程的成本在显著提高。

国际半导体咨询机构IBS（International Business Strategies）2022年数据显示，7nm芯片设计成本约为2.49亿美元，5nm约为4.49亿美元，3nm约为5.81亿美元，2nm约为7.25亿美元。

国际半导体智库安全与新兴技术中心（CSET，Center for Security and Emerging Technology）研究显示，台积电7nm 300mm晶圆成本约为9346美元，5nm约为16988美元。国际半导体市场调研机构 TrendForce数据则显示，3nm晶圆价格已达到约2.5万—2.7万美元，2nm约为3万美元。

摩尔定律过去的性能提升与单位成本同步下降的行业普惠效应，正在不可逆转地持续减弱。进入先进制程时代后，只有少数头部晶圆代工厂，以及苹果、英伟达等少数能够承担下一代芯片研发与量产成本的科技公司，仍能持续享受先进制程带来的性能与能效红利。

只是对华为来说，这件事情来得更早。2019年被列入“实体清单”后，华为被迫开始尝试寻找另一条路线——不再只是追求单位面积内晶体管数量的增加，而是通过降低系统中的“时间成本”继续提升性能。在这种背景下，韬(τ)定律诞生了。

需要厘清的一个理论事实是，韬（τ，也就是tau，也被称为时间常数）这一概念并不是华为首次提出。

在电子学与半导体领域，τ长期被用于描述电路中的时间延迟，以及RC（电阻、电容）特性对信号传播速度的影响。过去几十年，围绕降低时间延迟，半导体行业已经积累了大量研究，包括互连优化、时序优化、先进封装、近距通信、异步计算与数据流架构等方向。它们的共同目标，都是降低信息在器件、电路、芯片与系统中的传播时间成本。

多位芯片工程师对我们提到了他们对韬(τ)定律的看法。他们提到，以降低时间延迟为核心的优化思路在行业内并非全新概念。此前，HBM（高带宽内存）的3D堆叠、AMD倡导的混合键合（Hybrid Bonding）等技术，已经在不同程度上实践了这一方向。

一位芯片工程师提到，HBM在垂直方向上堆叠多个DRAM（动态随机存取存储器）重叠封装的3D技术、AMD公司现在倡导Hybird Bonding（混合键合，通过铜对铜直接金属连接与二氧化硅等介电材料）都采取了类似思路。

不过，在摩尔定律长期持续有效的阶段，这些技术更多被视为工艺制程下降的辅助优化，并不是产业演进的核心主线。华为的特殊之处在于，第一次提出要把“韬(τ)定律”作为演化主要方向。

2019年被列入实体清单后，面临全面断供的华为公司不得不尝试另一条路线——不再只追求单位面积内晶体管数量的增加，而是通过降低系统中的“时间成本”继续提升性能。

韬(τ)定律始于芯片又不止于芯片。何庭波尤其强调韬(τ)定律带来“Cost Effective”（经济性）。它不依赖于EUV等先进制程，而是通过器件、电路、芯片、系统等各层级的时间常数优化，降低对高成本制造工具的依赖。

它的完整设想是，从晶体管、电路、芯片、系统等各个方面把“降低τ”作为统一优化目标。具体来说，在晶体管层降低开关延迟，在电路层降低RC传播延迟，在芯片层降低计算与访问延迟，在系统层降低同步与通信延迟。

因此，韬(τ)定律还被运用在更大的计算系统内——它包括超节点甚至是算力集群。

计算始于芯片晶体管的电流和数据传输。数千亿个晶体管被蚀刻在一枚芯片上，它们控制信号开关。一枚芯片再通过封装技术与HBM等器件连接在一起。数十枚芯片被部署进一个服务器机柜，多个机柜组成一个超节点，成百上千个超节点进一步连接成大规模算力集群。从晶体管的信号传输，到算力集群的高效吞吐Token（词元），整个过程本质上都是在缩短数据与信息的传输时间。

算力，早已经不只是通过芯片这个单点提升，而是需要依靠系统工程才能全面提升。

为什么是麒麟芯片？

手机芯片单位面积和功耗预算极为有限，物理约束使手机SoC的设计难度远高于AI算力芯片。如果麒麟能做到，将是最好的验证

华为手机中搭载的麒麟系列芯片是最早用逻辑折叠改造的芯片之一。2026年下半年将在华为旗舰手机上搭载的麒麟2026就是基于韬(τ)定律改造的芯片，它已经实现了量产。

根据华为方面披露的信息，麒麟2026晶体管密度提升53%，主频提升接近13%。

何庭波在中国科学院科技论文预发布平台上发表的署名论文《多层电子系统的时间缩微理论》（A Time Scaling Theory for Multi-Layer Electronic Systems）显示，麒麟2026的性能提升，过去需要“三年的几何缩微”才能实现。

在这篇论文中，何庭波给出了麒麟系列芯片未来几年的路线图——麒麟CPU性能核心频率正从过去依赖平面（Planar）架构的小幅提升，转向依赖LogicFolding（逻辑折叠）的三维集成路线。

2023年-2025年，麒麟9000s、麒麟9020与麒麟9030 Pro主频分别为2.6GHz、2.65GHz与2.75GHz。但从2026年开始，采用逻辑折叠技术的麒麟芯片主频预计将提升至3.1GHz，并在2029年进一步迈向4GHz。

华为官方目前并没有披露这些芯片未来所对应的工艺制程。

但华为相关人士对我们表示，在不单纯依赖传统几何缩微的情况下，麒麟芯片的性能与能效比仍在继续提升。但是和传统工艺制程直接对比，并不符合韬(τ)定律的发展路径。“降低τ”才是后续演进的关键。

按照何庭波的说法，“降低τ”的关键技术是逻辑折叠。

逻辑折叠，指的是把原本在一块die（裸片）上展开的逻辑电路，重新切分在上下两层裸片中进行高密度的逻辑设计。它需要关键路径、时钟树、数据总线一起参与重新设计，进而让两层共同构成一个统一逻辑系统。

这种做法的核心目标是缩短信号传播时间，而不只是增加封装密度。它更接近于把一个逻辑系统折叠成立体结构，而不是简单地把两个芯片堆叠或连接。

何庭波认为，一个常见误解是，把逻辑折叠和2.5D/3D封装或其他技术混为一谈。在她看来，Folding（折叠）与Stacking（堆叠）并不相同。堆叠更像是多个模块的封装连接，而折叠则更像是将一个原本平面的逻辑系统，在三维空间中重新设计。

华为半导体首席科学家廖恒解释，逻辑折叠的关键在于上下两层die之间形成了高密度的垂直互联。以麒麟2026芯片为例，华为在两层die之间提供了约5000万个连接，其中约500万-1000万个被用于信号通信，远高于3D封装中两个die之间几万至几十万个连接的量级。

目前，当前行业主流2.5D/3D封装的做法是先完成独立芯片设计，再将不同裸片连接在一起。裸片之间的Hybrid Bonding（混合键合，在极小空间内实现极高密度、低功耗的三维芯片堆叠）间距通常在7微米-10微米。

但逻辑折叠通过约2微米的键合间距，以及极小的Gear Ratio（die内部金属层互连尺度与die间键合尺度之间的比例），实现了接近芯片内部互联级别的垂直连接，而不只是传统意义上的封装堆叠。

为了简单说明逻辑折叠与传统2.5D/3D封装的差异，廖恒打了一个“电梯”的比方。

他把逻辑折叠上下两层die之间的连接，形容成两座城市之间的电梯系统。在当前主流2.5D/3D封装技术中，两层die之间通常只有几万到几十万个连接，类似于“两座城市之间只有几万部电梯”。但在麒麟2026的逻辑折叠设计中，相当于两座城市之间，拥有了500万到1000万部真正运送信息的电梯。

麒麟2026上的逻辑折叠示意图

一位半导体工程师提到，从目前华为披露的信息来看，逻辑折叠的特色是，在于从电路布线与互连结构等多个层面，尽可能缩短信号在不同门电路之间的传播路径。

在传统平面芯片中，如果两个逻辑模块距离较远，信号就要经过更长的金属走线，RC（电阻、电容）时延也会随之增加。逻辑折叠看起来是将二维平面的电路结构转向立体堆叠，通过垂直互联替代部分长距离平面布线，这可以缩短关键路径的信号传播时间。

他进一步解释，如果这种优化能够在大量基础电路单元中持续实现，就意味着芯片内部可以不断节省时间预算，逼近先进制程所带来的部分性能收益。

那么，逻辑折叠与传统2.5D/3D封装差异，在芯片制造的具体实践上有哪些实际差异？

我们查阅英伟达官网了解到，英伟达近两年热销的GB200芯片系统由两枚B200 GPU和一枚Grace CPU通过NVLink-C2C 高速互连和2.5D/3D混合封装技术集成为一个超级芯片系统。其中B200芯片由两块完整的GPU die通过硅桥超高密度连接而成。

英伟达GB200芯片和华为的麒麟2026芯片被用于完全不同的业务场景。前者被用于数据中心，后者被用于手机，两者不能随意混为一谈。但在技术原理上可以对两款芯片的die连接方式进行区分。

但目前各家披露的技术上看，英伟达GB200芯片更像是通过先进封装与高速互联把两个超大GPU拼接起来，华为的麒麟2026芯片更像是在逻辑系统上重新组织电路、时钟树与信号路径，让上下两层die共同构成一个统一逻辑系统。

需要强调的是，麒麟之前，华为已经基于“韬(τ)定律” 设计并量产了381款芯片，和它们不同，麒麟芯片是对外公开验证的第一站，对于华为公司来说本质上是一次“压力测试”。

用最难的芯片，接受最大面积的用户验证，这或许基于华为的三重战略考量。

其一，以消费端高端旗舰产品的商业化落地，向上下游产业链、投资市场与行业生态释放确定性信号，最大化提振产业链和学界信心，加入新路线的研究和研发中；

其二，依托麒麟极限场景的打磨，将前期数百款芯片的量产经验系统化、标准化，沉淀出一套可复制、可迁移、可通用的三维逻辑设计方法论，完成从单点技术突破到体系化工程能力的跃迁，为后续全品类芯片的性能升级与批量国产替代筑牢核心工程底座；

其三，提前预埋产业生态迭代伏笔，牵引EDA工具、制造工艺、封装测试、系统适配等整条产业链协同升级，为后续大规模、全方位的国产化替代与产业范式转型铺平道路。

简单说，基于“韬(τ)定律”的新芯片设计路线，要完成从“技术备胎”到“产业新标准”的战略升级，麒麟是最适合的公开验证第一芯。

一家公司做不完，整个行业一起走

“韬(τ)定律”的真正意义，不在于它宣告了一个“换道超车”的神话，而在于它揭示了一个被封锁提前催化，却最终属于整个产业的命题

“韬(τ)定律”从被提出，到被半导体行业普遍认可和接受还有很长的一段路要走。

华为内部的态度是，韬(τ)定律和逻辑折叠，不可能依靠单家公司完成，它需要工具链、制造链、封装链、系统链共同演进，最终形成产业共识与生态协同。

何庭波的态度是，韬(τ)定律不是华为一家公司能完成的，未来十年“没有一个公司能完成所有答案”，何庭波坦言，这需要学术界、工业界共同参与和探索。逻辑折叠并不只是封装技术变化，它对芯片前端（Front End）与后端（Back End）的设计方法论（Design Methodology）都提出了新的要求。

过去六年，华为已经尝试开发部分内部工具（In-house Tool），但距离成熟仍有很大空间。何庭波认为，“如果没有整个Design Methodology，包括Tool Chain（工具链）的支持，是非常难以完成的。”因此，华为选择在ISCAS 2026这个学术会议上公开这一技术路线，希望吸引更多学术界与产业界共同参与。

以EDA（电子设计自动化）工具为例，它是芯片设计必不可少的一环。

华为无线终端芯片及解决方案首席架构师黄勇甚至认为，逻辑折叠从理论或概念走向实际产品，整个工具链是最大的挑战之一。

因为，传统芯片设计长期建立在二维平面设计基础之上，而逻辑折叠需要重新处理跨层逻辑划分、时钟树、数据总线以及供电与热管理等问题。

黄勇介绍，华为目前在传统EDA能力之上，叠加内部自研工具、外部伙伴协作以及人工参与的工程方法，率先实现部分逻辑折叠收益。但如果想把逻辑折叠的“全部收益”拿出来，需要对传统工具发生“Fundamental（根本性）改变”。

行业生态的吸引力则需要实战成效验证。一位半导体工程师表示，华为公布韬(τ)定律之后，他仍持观望态度，他希望看到下半年华为麒麟2026的实际性能表现。另一位半导体工程师的态度是，半导体工艺和制造的突破，一定都靠数量、时间堆出来的。

当我们问到，英伟达的Nvlink 72芯片互联技术、HBM垂直叠加多层DRAM等方式能否被认为是降低时间延迟时，廖恒认为，在过去50年间，降低时间延迟这个思路一直是存在且应用的。每一次有了新的节点的技术，都是改进了时间，这就是结果，但不代表技术本身的意图就是为了改进这个时间。

廖恒强调，在传统路径下，每当行业想获得更高性能时，第一反应永远是几何缩微。这已经形成了一种路径惯性（Momentum Inertia）。但如果从指导原则层面，把时间作为核心目标去思考，会发现新的东西。因为当意图变了，就会从不同角度去寻找解决方案。

解决问题的过程是整个产业共同努力的结果。世界上没有任何一家公司或者任何一个超级科学家可以解决所有的问题。

廖恒认为，摩尔定律提出60年之后，半导体行业的问题并没有结束。整个行业一直是摸着石头过河，碰到一个问题解决一个问题。这是整个产业共同努力的结果。韬(τ)定律未来面对的情况也是类似的。

5月26日，北京大学集成电路学院团队宣布在面向逻辑折叠的“真3D”EDA方向取得关键突破，提出区别于传统“赝3D”堆叠的真三维设计流程，支持标准单元级跨die划分与三维空间协同优化，可显著缩短线长、改善时序并优化散热，直接补齐逻辑折叠从架构创新走向工程化、规模化最关键的工具链短板。

简单说，北大团队突破了适配华为逻辑折叠的专用设计工具，打破了传统堆叠只能拼整块芯片的局限，现在能把芯片最基础的电路单元自由拆分、立体排布，大幅提速、降延迟、优化散热，补上了逻辑折叠技术大规模量产最缺的工具短板。

从2019年“备胎转正”到2026年“韬定律公开”，华为的战略重心完成了从“替代”到“定义”的位移。这种位移的本质，是在摩尔定律普惠性终结、先进制程经济门槛持续抬升的产业拐点上，率先交出一份系统性的解题框架。

能否从“华为的路线”演进为“产业的标准”，取决于三个变量的协同演化：EDA工具链能否完成从2D到3D的根本性重构，设计方法论能否跨越平面时代的路径依赖，以及产业链上下游是否愿意在新坐标系中重新校准各自的技术路标。北大的EDA突破是一个积极的信号，但距离形成完整的生态闭环，仍有大量工程空白需要填补。

当我们问到，学界和产业链对华为逻辑折叠技术的迭代支持，还有哪些是需要去攻破，时间还有多久时，何庭波回答：“确实各个方向上都会有困难和挑战，但这条路应该是通的，时间是我们的朋友。”——在半导体行业，这句话的另一种表述是：没有捷径，只有积累。