0.8纳米碳膜或将替代芯片互连两层薄膜

这款薄膜可以在同一层同时实现低k绝缘与铜阻挡两大功能。

随着微芯片内部的晶体管持续缩小，用于连接晶体管的金属布线，正逐渐成为芯片实现更高速度、更高能效的一大阻碍。布线线宽变窄会带来更大的电阻，而布线之间的间距缩小，又会加剧相邻信号之间的干扰。这些问题会拖慢数据传输速度，同时增加功耗，这就是业内所说的互连瓶颈，在对数据吞吐量要求极高的人工智能处理器上，该问题表现得尤为突出。

由新加坡国立大学（NUS）Barbaros Oezyilmaz教授牵头的研究团队取得相关进展。Barbaros Oezyilmaz任职于设计与工程学院材料科学与工程系，同时兼任理学院物理系教职。该团队研发出一种原子级厚度的非晶碳薄膜，有望缓解这一瓶颈。即便厚度薄至仅0.8纳米，这款薄膜的介电常数（k值）仍可维持在1.35。它还可以承受强电场，并且能够阻挡铜离子穿透。

Oezyilmaz表示：“这是一个存在20多年的材料难题。晶体管技术已经发生翻天覆地的变革，但传统铜互连平台基本没有改动，如今它已经成为制约工艺微缩转化为实际性能与能效增益的主要障碍之一。”

当前芯片设计需要采用不同材料，既要实现铜线之间的绝缘，又要阻止铜扩散进入周边绝缘层。如果一层薄膜可以同时实现两项功能，就能够留出更多空间来制作更宽的铜线。更宽的铜线电阻更低，可以加快数据传输，同时降低功耗。

稳定芯片的信号系统

就如同神经元网络在大脑不同区域之间传递生物信号，互连结构也就是绝大多数由铜制成的微型导线，负责芯片各个模块之间的数据传输。

为了抑制密集排布的信号线路之间的干扰，每一根铜线都会被名为电介质的绝缘材料隔开。k值用来衡量材料对电场的响应强度；k值越低，相邻信号之间的不良干扰就越小。行业技术路线图提出，当互连间距缩小至10纳米以下时，电介质k值需要低于2。

很多低k材料会引入孔隙来降低k值，但孔隙同时会削弱材料本身强度，很难制备出极薄的薄膜。与之相对，致密材料强度更高，但k值往往偏大。新加坡国立大学团队研发的碳薄膜属于非晶态，原子不存在规整重复的排列结构。薄膜厚度在0.8‑2.7纳米区间内，k值稳定维持在1.35附近；即便厚度不足1纳米，依旧远优于行业指标。

来自新加坡国立大学设计与工程学院材料科学与工程系、国立大学先进二维材料研究中心（CA2DM）的共同第一作者Toh Chee Tat博士谈到：“碳在很多形态下都可以导电，所以乍看之下，它似乎并不适合用来做绝缘材料。但我们这款薄膜内部原子是随机排布的。这种无序结构会限制电子对电场的响应自由度，因此即便薄膜做到极薄，依旧可以保持较低k值。”

厚度1.4纳米的超低k碳薄膜，均匀包覆钴金属线条以及二氧化硅基底

一石二鸟：单层薄膜兼顾绝缘与阻挡层功能

低k性能只能解决一部分问题。长时间工作后，铜会从导线扩散到周边绝缘层，形成意外导电通路，最终造成芯片器件失效。因此芯片厂商会额外增加一层阻挡层，通常采用氮化钽材质，用来锁住铜。但阻挡层会挤占导线本就有限的空间。

加速测试结果显示，厚度仅0.8纳米的碳薄膜就可以阻挡铜的扩散。在芯片典型工作电场条件下，它的预测失效时间，超过行业10年使用寿命标准，性能是氮化钽参考指标的100倍以上。

新加坡国立大学物理系高级研究员、先进二维材料研究中心CA2DM的共同第一作者Artem Grebenko博士补充道：“这款薄膜可以在同一层同时实现低k绝缘与铜阻挡两大功能。在如此微小的尺度下，零点几纳米都至关重要；两项功能合二为一，就能为铜线本身腾出更多空间。”

该薄膜在绝缘性能失效前，可承受28‑31兆伏 / 厘米的电场，约为已报道非晶氮化硼击穿强度的4倍。该团队制备的厚度≥1.4纳米的碳薄膜，漏电水平也满足低功耗晶体管的工作阈值；薄膜硬度约100吉帕斯卡，至少是二氧化硅的10倍。

研究团队采用化学气相沉积工艺制备碳薄膜：气体在基底表面发生反应，生成固态薄膜。整套工艺温度低于300摄氏度，可直接在二氧化硅、铜、钴基底上成膜。已经可以在4英寸晶圆上实现均匀镀膜，同时也可以在图形化结构的侧壁、拐角处完成包覆生长。

从左至右：Artem Grebenko博士、Alena Alekseeva博士、Barbaros Oezyilmaz教授，正在调试紫外激光辅助化学气相沉积设备的晶圆位置，该设备用于生长超低k非晶碳薄膜。

迈向芯片制造

该研究建立在团队此前的成果之上：他们曾实现稳定可独立存在的单层非晶碳。本项目是新加坡国家研究基金会（NRF）竞争性研究计划资助的系列研究之一。团队已经围绕该成果完成知识产权布局，目前正推动该材料从实验室走向半导体制造。2026年4月，新加坡国立大学与台积电正式开展合作研究，评估该材料用作超低k绝缘层的芯片制造可行性。

三个月后，团队拿到新加坡国家研究基金会中央缺口基金项目支持，目标扩大这套低温紫外辅助镀膜工艺的规模，解决工艺集成、可靠性、量产相关问题。

Barbaros Oezyilmaz教授表示：“我们下一步要把实验室的性能复现到工业级晶圆上，研究如何把该薄膜嵌入现有芯片产线。依托中央缺口基金项目，以及和台积电的合作，我们会测试它的长期可靠性、大规模生产的一致性，以及和现有制造标准的兼容能力。”

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