CFET器件技术路线图来了

依托改进版背面接触模块、适配CFET的多阈值电压调控方案，CFET核心模块集成正在持续取得突破。

半导体行业正经历重大架构变革，环绕栅极（GAA）纳米片晶体管将在3nm及更先进逻辑节点取代鳍式场效应晶体管（FinFET）。GAA纳米片晶体管技术可向下延伸至A10逻辑代际，该节点能够实现5.5轨（T）标准单元，轨是用于衡量标准单元高度的指标。

受AI革命驱动，应用需求日益多元化，A7节点的技术方案选择也变得愈发丰富。根据imec最新技术路线图，其中一种方案是围绕imec的CMOS 2.0缩放范式搭建系统。采用CMOS 2.0时，片上系统（SoC）被划分为多个异构功能层，每一层都采用最适配的工艺技术进行优化，并通过3D互连技术完成层间互联。对于其他应用场景，GAA纳米片技术将被推向缩放极限，可选择从芯片正面或者背面供电。同时，行业也可以转向互补场效应晶体管（CFET）器件架构。通过将pMOS与nMOS晶体管上下堆叠，标准单元可以进一步缩小至3轨，从而将传统CMOS逻辑技术路线图至少延续至A3工艺节点。

图1：imec逻辑技术路线图

imec正与产业合作伙伴共同推进，实现基于CFET器件的可量产制造。近年来，研究团队为两类核心集成方案打下技术基础，分别为单片式CFET（mCFET）与顺序式CFET（sCFET）。

两种方案均以垂直堆叠硅 / 硅锗（Si/SiGe）层为基础，在堆叠层上制备n型与p型场效应晶体管。mCFET拥有共用上下栅极的垂直器件结构，整套器件通过一套连续工艺完成图形化与加工。高纵横比器件结构周边及内部的图形化、薄膜沉积、材料选择性去除，需要投入大量模块开发工作。与之相对，sCFET采用独立掩模版，分别对上层器件、下层器件做图形化处理。相比mCFET，sCFET单步工艺难度更低，但部分关键工艺需要分别对上层、下层器件重复执行两次。此外sCFET需要两次晶圆翻转，会造成晶圆形变，给器件正反端的精准对准带来挑战。受限于对准精度仍需提升，业内普遍认为mCFET能够更快实现工业化落地。

CFET集成工艺取得进展的同时，设计‑技术协同优化（DTCO）研究也在从电路层面评估CFET器件架构。这类研究旨在筛选具备可缩放能力的标准单元结构，以及性能增强方案，在功耗、性能、面积、成本之间取得最优权衡。

本文将介绍CFET器件集成领域的主要进展，并结合DTCO研究探讨CFET的缩放潜力。mCFET与sCFET都不可或缺的两项工艺模块：（1）背面接触模块；（2）可在纳米片器件与CFET器件中实现多阈值电压（Vt）的栅堆叠集成方案。

改进型背面接触模块：提升底层pFET器件性能与良率

在开发CFET专属集成模块的过程中，研究发现，直接从晶圆背面实现底层器件源漏结接触，相比正面接触具备显著优势。背面接触不仅可以降低底层器件的接触电阻，还可以扩大上层器件源漏制备的工艺窗口，相关成果已由imec在2024年VLSI大会上公开。同时，背面接触还可以进一步降低标准单元高度，缓解晶圆正面后端制程的布线拥塞问题。

背面接触整体需要增加额外工艺步骤，包括晶圆键合、背面衬底减薄。还需要新增模块，将源漏外延层与下方衬底做电气隔离，即背面介质隔离（BDI）模块。

传统BDI模块：底层源漏结构存在波动，接入电阻偏大

一种常见的背面接触实现方案，是在工艺流程后期，完全从晶圆背面制备BDI模块。但这套工艺存在若干局限。第一，底层硼掺杂硅锗（SiGe:B）源漏结构的体积波动较大；在底层SiGe:B源漏外延生长时，底层硅沟道与下方硅衬底都会成为外延生长的晶种。第二，同样受上述因素影响，SiGe:B结构会占用大量无法被接触金属利用的空间，增大器件接入电阻。第三，该工艺方案会引入多项背面接触良率损失因素，不利于工业化落地。

新型BDI模块：改善底层器件性能与良率

在2026年VLSI大会上，imec展示了面向CFET器件的改进版背面接触模块 。对比传统集成方案，新方案将底层pFET器件的驱动电流（Is）提升至原来的5倍。性能提升来源于底层pFET接入电阻的优化，接入电阻从1753Ω・μm下降至378Ω・μm。与此同时，底层pFET器件良品率从45% 提升至85%。

图2：背面接触实现方案：(a) 传统方案，BDI结构在背面生成；(b) imec新型方案，同时包含正面BDI与背面BDI（2026 VLSI发布）

新模块的核心创新点，是在源漏下方新增一层正面制备的BDI（FS‑BDI）结构，把源漏外延层和底层衬底完全隔离开。如此一来，底层SiGe:B源漏外延生长时，不再受底层硅衬底的晶种影响。既改善SiGe:B的体积波动，又降低器件接触电阻。正面BDI在工艺早期完成制备：在硅 / 硅锗堆叠层中额外增加一层富锗SiGe层，在中间介质隔离模块（MDI模块）制备阶段，将该层替换为介质层。因此增加正面BDI不会明显提升工艺复杂度。工艺后续流程中再增设一层背面制备的BDI结构。整套背面工艺的综合优化，包含晶圆键合、极致晶圆减薄、背面接触刻蚀，共同实现pFET器件性能提升。

图3：(左) 同时具备正面BDI、背面BDI的mCFET透射电镜截面图；(b) 底层pFET与上层nFET的电流‑电压（Is‑Vg）特性曲线（2026 VLSI发布）

该改进型背面接触模块基于mCFET测试芯片完成验证，但整套工艺具备通用性，同样可以用于sCFET器件。

基于偶极子的新型栅堆叠用于阈值电压调控：稳定性强，适配CFET热工艺

堆叠纳米片是GAA纳米片器件与CFET器件的核心，充当有源器件的沟道。即便在同一块集成电路内部，不同GAA纳米片器件、CFET器件的阈值电压（Vt，器件开启的栅极电压）也无需完全一致。理想情况下，不同器件采用差异化阈值电压，以此兼顾高性能计算与超低功耗运行这类相互矛盾的需求。

调控阈值电压最直接的思路，是改变栅金属的组分与厚度，以此调整栅极有效功函数。但在先进纳米片器件中，堆叠纳米片之间的空间极其有限，几乎没有余量调整栅金属厚度。行业因此需要不占用额外空间的其他调控方案。

基于偶极子的多阈值电压调控：适配纳米片器件的优质方案

基于偶极子实现多阈值电压调控，是一种无需占用额外体积的可行方案。偶极子集成工艺，会在栅堆叠的二氧化硅夹层与氧化铪高k介质层之间引入镧（La）这类可形成偶极子的金属原子。调谐材料会在二氧化硅 / 氧化铪界面生成偶极子，改变器件阈值电压。通过调整镧的掺杂浓度，即可获得不同的阈值电压。

图4：纳米片与CFET器件采用偶极子实现多阈值电压的基本原理（2026 VLSI发布）

后偶极子工艺与先偶极子工艺：高热预算vs图形化损伤

嵌入调谐材料最常用的是后偶极子工艺：将氧化镧沉积在氧化铪高k介质层上方。经过高温退火，调谐材料穿透较厚的高k介质层，扩散至氧化铪 / 二氧化硅界面生成偶极子。该工艺在前代CMOS器件中表现良好，但它的高热预算，会对采用低温替换金属栅工艺的CFET器件带来挑战。

为此，imec数年前转向先偶极子工艺：直接将调谐材料沉积在二氧化硅层上，规避高温退火步骤。但实际测试发现，对氧化镧调谐层做图形化，会损伤下层二氧化硅夹层，劣化器件性能。

imec创新中间偶极子工艺：性能稳定，适配CFET工艺

在2026 VLSI大会，imec发布全新栅堆叠集成方案 —— 中间偶极子工艺，兼顾两种传统方案的优势。该方案先沉积一层薄氧化铪，再在薄层氧化铪之上沉积调谐材料。随后执行温和退火，调谐材料即可穿透这层薄高k介质完成固定。这层薄氧化铪还可以在调谐材料图形化加工时保护下层二氧化硅夹层。去除未发生反应的调谐材料后，再沉积第二层氧化铪，再次执行退火。这套工艺整体热预算低于后偶极子方案，尤其适合需要集成多种调谐材料的场景，因此可以兼容mCFET器件。

图5：先偶极子、中间偶极子、后偶极子三种集成方案原理示意图（2026 VLSI发布）

中间偶极子工艺已在CFET测试芯片上完成验证，测试芯片仅上层nFET器件引出用于电学评估。电学测试结果显示，对比退火固定前去除氧化镧的参考样片，nFET阈值电压稳定下降约30mV。

图6：(a‑b‑c) 采用中间偶极子工艺制备栅堆叠的CFET测试芯片（扫描透射电镜图像与能谱EDS映射图）；(d) 调谐材料固定后实现阈值电压下降的测试结果（2026 VLSI发布）

总结

依托改进版背面接触模块、适配CFET的多阈值电压调控方案，imec及其产业生态伙伴，在CFET核心模块集成上持续取得突破。这些集成工艺的研发至关重要，是CFET能够纳入逻辑技术路线图的基础，CFET大概率会从A7节点开始落地。

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