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三星在“内存高管峰会”（Semicon Taiwan 2026前置活动）上宣布，下一代HBM5内存旨在实现性能翻倍，并将每瓦性能提升20%。鉴于在一代产品内将数据传输速率翻倍几无可能，业界推测三星或将通过翻倍接口引脚数量来提升带宽。
性能目标与技术路径
三星电子DS部门内存业务部产品规划团队负责人崔昌锡透露，HBM5的开发目标是相较HBM4E世代实现性能翻倍，能效提升20%。此前，三星已宣布HBM5堆栈将配备热路径块（HPB），以降低20%的热阻并简化散热。
若HBM5能将单堆栈内存带宽翻倍，预计到2028-2029年，其单堆栈峰值带宽将达到约4 TB/s。台积电预测，到本十年末，AI加速器的封装配置将达每个封装20至24个HBM5/HBM5E堆栈，这意味着系统级封装的内存带宽有望高达80 TB/s至96 TB/s。
规格博弈：速率翻倍还是接口加宽？
目前，美光、三星、SK海力士等DRAM厂商，以及Cadence、Rambus、Synopsys等控制器开发商已提供评级为16 GT/s的HBM4/HBM4E解决方案，但JEDEC对HBM4E的官方标准约为12 GT/s。
若HBM5带宽需较HBM4E翻倍，规范必须在以下路径中做出选择：将单引脚数据传输速率从12 GT/s提升至24 GT/s；将接口宽度从2,048位扩至4,096位；或结合两者。尽管KAIST和Marvell曾设想将HBM5接口扩至4,096位，但这并非对规格的半官方确认。
从能效角度看，加宽接口通常比提升单引脚信号速率更易实现。超高单引脚速度对驱动器、接收器、时钟及均衡电路提出极高要求，信号完整性难以保障。然而，将接口从2,048位增至4,096位会导致TSV/I/O路径、凸点加倍，布线与基础Die设计复杂度急剧上升，可能抵消低功耗收益。因此，采用3,072位接口并结合适度的速率提升，或许是更合理的工程折衷方案。目前，关于HBM5最终规格的讨论仍属推测。
值得注意的是，20%的能效提升不仅依赖性能优化，还可通过改进DRAM工艺、优化基础Die、降低TSV I/O电压、架构变更及电源管理等手段实现。尽管如此，在一代产品中实现带宽翻倍的目标依然极具挑战性。
【星途科讯 图文丨Patrick 首发于ZAKER科技，转载请注明出处】
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