ASML三大客户官宣High-NA EUV进展，台积电首次公布时间表，英特尔已处理超100万片晶圆

芯东西（公众号：aichip001）
作者 崔嫄伟
编辑 陈骏达

芯东西9月10日报道，9月8日，荷兰光刻机巨头ASML在官网同日发布三份公告，分别披露与英特尔、台积电、三星在高数值孔径极紫外（High-NA EUV）光刻技术上的合作落地节奏。

英特尔披露High-NA EUV已在量产线上持续推进，累计处理晶圆超过100万片，覆盖早期设备认证与测试、研发以及面向英特尔酷睿Ultra Series 3处理器（代号Panther Lake）部分层级的量产。公告称，精度（Overlay）、产能（throughput）和设备可用率均达到英特尔的预期。

同时英特尔给出性能结论：在Intel 18A工艺节点上，用High-NA EUV曝光的关键层级，性能已经稳定追平、部分甚至反超了用现行0.33NA的NXE平台做出来的对应层级。

台积电牵头12英寸大掩模行业倡议，目标是2031年建立一条12英寸掩膜试验线，到2033年，配套这套大掩模的整条光刻系统要全部打通，直接面向先进节点量产。台积电同时也给出自身的导入时间表：计划从2030年起，在先进节点的高量产制造中采用ASML的High-NA技术。

三星宣布2028年业内首次将High-NA EUV用于DRAM量产，并同步加入12英寸掩模倡议。

三家公司在同一周内公布合作进展，但在设备导入时间、应用场景与工艺覆盖范围上选择各不相同。这种差异既与High-NA EUV自身的技术参数权衡有关，也对应三家公司不同的产品结构、制程节点与下游需求。

一、从0.33到0.55NA：High-NA EUV的分辨率提升与设备代价

High-NA EUV于2024年就已交付首台商用机，要理解三家公司为什么现在才集体行动，得先看清光刻技术本身走到了哪一步。

现行主力EUV光刻机的NA是0.33，根据光刻分辨率公式R=k₁λ/NA，在13.5nm波长下，单次曝光的半间距分辨率大约卡在13nm。这个数字在7nm、5nm节点是够用的。但从3nm往下，光靠一次曝光已经不够，晶圆厂必须把一层图形拆成多次曝光、靠自对准双重图形化（SADP）或四重图形化（SAQP）完成图形转移，每多一次曝光就多一道工序、多一层良率损失。ASML新一代EXE把NA提到0.55，分辨率压到约8nm半间距，理论上能把关键层“一曝而成”。

但缺点同样明显：据ASML投资者材料披露，EXE单次曝光视场从26×33mm缩到26×16.5mm，视场高度减少一半，大块芯片必须分两次曝光再拼接起来。标称产能方面，NXE:3800E理想工况下可达220片/小时；EXE:5200B在需要图形拼接（stitching）的大芯片场景，标称吞吐量降至175片/小时。

采用EXE带来的不仅仅是产能下降，其单机价格也在成倍地增长：根据行业公开测算，NXE单台约1.8亿美元（约合人民币12.2亿元），EXE价格抬升至3.5亿至4亿美元（约合人民币23.72亿至27.11亿元）。

放到AI芯片产业场景中，这套技术选择的成本收益结构发生根本变化。近两代AI加速器芯片面积持续扩大，单颗晶体管数量达到千亿级；为优化能效采用的GAA纳米片晶体管、背面供电架构，在栅极与关键金属互联层生成大量精细图形，加工精度已经接近0.33NA EUV的分辨上限。

若继续使用NXE设备，只能依靠多重图形化多次曝光实现图形成型，推高工艺成本并影响良率。虽然High‑NA EXE视场减半，大芯片会产生版图拼接压力，但可单次曝光完成精细图形，规避多重曝光的额外开销。AI芯片较高的单品售价，能够摊薄EXE高昂的设备投入。High-NA EUV在面向AI需求的先进制程节点上，将成为晶圆厂在下一代工艺路线上的重要技术选项。

技术参数与成本结构的双重变化，决定了High-NA EUV不是所有晶圆厂都能同步采用的通用升级。分辨率提升带来的工艺收益，必须与设备价格、产能折损、视场限制共同核算；而AI芯片的高附加值，恰好使这一核算在部分先进制程上成立。这一前提，构成了后续三家公司选择不同导入节奏的产业基础。

二、英特尔：首个商用客户，18A部分层级实现双平台认证

在三份公告中，英特尔是唯一一家披露High-NA EUV已经“跑在量产线上”的客户。

公开记录显示，2024年英特尔在俄勒冈州Fab 25工厂安装了全球首台商用EXE系统；ASML于2026年7月15日发布公告称，英特尔已使用EXE为一部分酷睿Ultra Series 3处理器（代号Panther Lake）进行高量产，Intel 18A节点的特定工艺层在High-NA EUV与NXE两套平台上完成双认证（dual-qualified），出货良率与现行NXE平台相当。到9月8日ASML发布的最新公告，英特尔累计处理晶圆数量已超过100万片。

▲在俄勒冈州英特尔Fab 25工厂，工人们站在一台ASML EXE:5000高NA EUV光刻机旁边。

从公告披露的工艺覆盖范围看，High-NA EUV目前仅用于Intel 18A节点的部分选定层级，而非整个节点全面切换；NXE平台仍在产线上与EXE并行运行。第三方投行KeyBanc Capital Markets在2026年7月的报告中援引供应链数据称，Intel 18A的整体良率已达到约85%。

英特尔执行副总裁、晶圆代工厂业务联席总经理纳加·钱德拉塞卡（Naga Chandrasekaran）称，在光刻能力布局上，英特尔晶圆代工近期的重点是在现行6英寸掩模上实现High-NA EUV的可用化（无论是否采用拼接技术），同时为向6×12英寸掩模的过渡做好准备。

英特尔率先领跑，在18A节点采取的“部分层级双平台并行”模式，使其在验证High-NA量产可行性的同时，保留了工艺切换的弹性。对英特尔而言，这一进展的意义不限于自用产品，它还向外部客户展示了18A节点上High-NA EUV的实际良率与运行状态，构成代工业务对外接单的技术参照。

三、台积电：4月称暂无大规模采用计划，9月牵头12英寸掩模行业倡议

台积电对High-NA EUV的公开立场在2026年经历了明显变化。在2026年4月举行的台积电北美技术论坛上，该公司副共同营运长张晓强曾公开表示，High-NA EUV单台价格约3.5亿欧元（约合人民币27.98亿元），”非常非常昂贵”，该公司研发团队持续在不依赖High-NA的前提下推进制程演进；当时公布的N2、A16、A14以及面向2029年的A12、A13节点路线图，规划均沿用0.33NA EUA设备，依靠设计工艺协同优化推进制程微缩，暂不引入High-NA EUV。

五个月后的9月7日，ASML与台积电在SPIE Bacus会议前共同宣布发起全行业合作倡议，推动向12英寸光刻掩模过渡。该倡议设定的目标为：2031年前建成一条12英寸掩模试点线，2033年实现支持先进节点量产的整套光刻系统就绪。台积电同时在公告中披露，计划自2030年起在先进节点的高量产制造中采用ASML High-NA技术。

台积电董事长兼首席执行官魏哲家在声明中称，行业协同有助于降低先进技术的获取门槛。

台积电将自身High-NA导入时间设在2030年，同时提前牵头12英寸掩模倡议，反映出其在成本控制与技术标准之间的双重安排：在0.33NA EUV仍可覆盖的节点区间，继续依靠设计工艺协同优化控制成本；在下一代掩模格式上，则通过行业协作提前参与标准制定，在2033年导入High-NA时能与更大视场、更低拼接负担的工艺配套衔接。

四、三星：首次将High-NA EUV引入DRAM，计划2028年量产

与英特尔、台积电将High-NA EUV主要面向逻辑制程不同，三星本次公告披露的应用场景为DRAM。根据公告，三星计划于2028年在DRAM高量产制造中引入ASML High-NA EUV光刻设备，为业内首次。三星同时宣布加入由ASML与台积电牵头的12英寸大掩模行业倡议。

DRAM制程的延续性正面临物理约束。随着单元尺寸缩小，存储电容面积同步减小，维持足够电容值的难度持续上升；主流厂商通过高深宽比电容结构与高k介质堆叠维持电容性能，但业界分析指出，传统6F²DRAM单元在10nm级节点已接近缩放极限。

根据韩国媒体TheElec援引供应链消息，三星下一代10a DRAM计划于2026年完成研发、2027年进行品质测试、2028年量产，连续三代采用4F²单元与垂直沟道晶体管结构。0.33NA EUV已在三星1β、1γ节点承担关键图形曝光，引入High-NA后，更高的分辨率预计可简化部分工艺步骤。

三星电子副会长兼CEO杨贤俊（Young Hyun Ju）在公告中表示，双方将继续在先进存储与新型制造方式上探索合作机会。

三星将High-NA EUV引入DRAM，使这一技术的下游应用从先进逻辑制程扩展到主流存储产品。存储与逻辑的工艺约束不同：逻辑制程主要受晶体管微缩与互连密度驱动，存储则受电容结构与单元面积限制，但High-NA更高的分辨率在两类场景中都对应着工艺简化的空间。三星加入12英寸掩模倡议后，该标准的参与方也从逻辑晶圆厂延伸至存储制造商。

结语：2026至2033年：High-NA EUV产业化关键节点

这组公告的共同背景，是High-NA EUV从单客户设备验证阶段，进入由设备商、晶圆厂、掩模供应商与材料商共同参与的产业协同阶段。与以往单一客户宣布导入新设备不同，本次三家头部芯片制造商在同一周内分别披露了各自的应用场景与时间节点：逻辑制程、存储制程、下一代掩模格式三条线在同一时间点交汇。

从光刻技术演进的长周期看，EUV从实验室研究进入规模量产经历了数十年，High-NA EUV的产业化同样需要光学系统、掩模、材料与工艺集成的多环节同步推进。三家客户在2026年9月集中公布合作进展，也意味着High-NA EUV的下游应用场景与配套时间表已在行业层面形成共识，后续节奏将取决于各环节的实际落地情况。