混合键合，碰壁了?

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据韩国媒体报道，台湾台积电预计在结合高带宽存储器（ HBM ）和人工智能（AI）加速器的先进封装中，暂时仍将采用现有的微凸点封装技术，而非混合键合技术。考虑到材料研发周期，预计更精细的微凸点将持续使用到第四代末期至第五代初期的HBM产品。

据材料行业2日消息，台积电已要求其材料和设备合作伙伴开发5微米级键合和底部填充技术。此举旨在进一步减少目前先进封装中使用的微凸点数量。韩国和日本的供应链已开始研发，预计将于后年下半年实现5微米级微凸点的量产。

目前，第三代扩展型HBM（HBM3E）的微凸点高度在15-25微米范围内，而第四代HBM（HBM4）的微凸点高度则接近10微米左右。日本材料供应商表示，对于低于15μm的数值，质量保证较为困难。5μm甚至低于该保证阈值。

降低和减薄凸点的原因在于HBM立方体高度和触点密度的上限。根据联合电子器件工程委员会（JEDEC）标准，立方体高度为775μm。随着I/O触点数量的增加，高度不得超过此限制。

台积电的CoWoS利用微凸点将图形芯片（GPU）和内存制造商已堆叠好的HBM芯片连接到硅中介层上。HBM内部的16层堆叠由SK海力士和三星完成，而非台积电。然而，随着加速器侧触点数量的增加，CoWoS上的凸点也必须更低、更密集。

第一代和第二代HBM芯片使用相对较大的焊球进行连接。随着层数和I/O数量的增加，微凸点从第三代芯片开始逐渐成为标准配置。SK海力士采用MR-MUF工艺，该工艺包括回流焊和液态底部填充；而三星电子则采用TC-NCF工艺，该工艺包括插入薄膜型底部填充剂并进行热压。

混合键合被认为是下一个可行的选择。取消凸点并直接连接铜焊盘可以实现更薄、更致密的结构。台积电在堆叠逻辑芯片时已经采用了这种技术（SoIC）。然而，他们仍然使用微凸点将HBM连接到中间基板上。这是因为他们不愿轻易放弃这种在良率、检测和量产方面都经过验证的方法。对于5μm级芯片，必须同时实现无空隙的底部填充、无残留助焊剂和键合对准。由于难度很高，台积电似乎已将相关研发工作委托给了其材料和设备合作伙伴。

对于HBM堆叠，他们的态度也类似。在上个月的“Hot Chips 2026”大会上，SK海力士公布了其在HBM4和HBM4E芯片上采用基于微凸块的MR-MUF工艺的路线图，而非采用混合键合技术。直接键合技术被认为是第五代（HBM5）及20层以上芯片模型的后续发展方向。分析表明，JEDEC将堆叠高度限制从720μm提高到775μm为这一扩展提供了空间。

一位材料行业人士解释说：“台积电此次要求开发微凸点，被解读为他们有意在此次转型中采用更小的微凸点尺寸，而非直接键合。虽然小于15μm的凸点已经研发成功，但要保证其质量却很困难。关键不在于凸点本身，而在于如何开发能够保证其质量的底部填充材料。”

混合键合技术的现状

混合键合技术是一种铜对铜的连接技术，它取代了3D芯片堆叠中的焊料微凸块，目前已在逻辑芯片上实现大规模量产，但其在内存领域的应用却被推迟。台积电已将其SoIC键合间距从9微米缩小到6微米，并计划在2029年达到4.5微米；英特尔已于2026年上半年在其Clearwater Forest服务器CPU中开始出货采用Foveros Direct混合键合技术的产品；AMD自首批3D V-Cache产品以来就已开始量产该技术。

然而，今年早些时候JEDEC的一项决定提高了HBM堆叠高度的限制，使得HBM4仍可继续使用技术较为简单且成本更高的微凸块技术，从而推迟了混合键合技术在高带宽内存领域的应用，目前预计将在本十年末应用于HBM4E和HBM5。

这项技术的工作原理是将两颗芯片抛光至平整，然后在加热和加压下直接将它们的铜焊盘和周围的介质层粘合在一起，中间无需焊球。由于没有焊球会发生塌陷，因此连接可以更加紧密。AMD 指出，这种技术的互连密度约为传统 2.5D 微凸点堆叠技术的 15 倍，而台积电在 2026 年技术研讨会上公布的数据显示，面对面混合键合的互连密度约为每平方毫米 14,000 个信号，而面对面硅通孔堆叠技术的互连密度约为每平方毫米 1,500 个信号。

W2W、D2W以及吞吐量

微凸点的间距历来约为 40 微米，而最新的存储器则缩小到 10 微米左右。然而，混合键合技术从微凸点的间距开始，并不断缩小：目前最先进的技术已达到 6 微米，4.5 微米和 3 微米的版本正在研发中，亚微米间距的技术也已在研究中得到验证。间距的每缩小一步都会增加堆叠芯片之间的垂直连接数量，从而使缓存芯片或计算单元能够像芯片的一部分一样运行，而不是像封装中单独的组件一样进行连接。

该方法分为两种不同的方式：Wafer to wafer键合和Die to wafer键合。Wafer to wafer键合是将两片完整图案化的晶圆面对面连接，然后再进行切割，由于对准只需在晶圆尺度上进行一次，因此可以实现最小的间距和最快的生产速度。Imec 和 EV Group 在 5 月份的 ECTC 会议上展示了 200 纳米间距的Wafer to wafer键合，键合后的套刻精度低于 40 纳米。这种方法的限制在于，两片晶圆必须包含尺寸相同的die，并且每个die（包括缺陷芯片）都会被键合，因此任何一片晶圆上出现一个缺陷芯片都会使整片晶圆失效。

相比之下，Die to wafer键合技术将预先测试过的单个die放置到晶圆上——这正是芯片组和HBM堆叠结构所需要的——因为它允许选择已知合格的芯片，并可混合使用不同尺寸和工艺节点的die。Die to wafer键合技术的吞吐量较低，因为每个die都需要按顺序进行挑选、对准和放置，而不是像Wafer to wafer键合技术那样在一个晶圆级步骤中完成。

在2026年欧洲芯片技术大会（ECTC 2026）上，CEA-Leti公司展示了最佳的Die to wafer间距，为1微米，比Wafer to wafer间距纪录低了大约五倍。由于die是逐个放置的，因此键合机的运行速度决定了其die产量的上限。应用材料公司和Besi公司表示，Kinex平台每小时可完成约1600个芯片的放置，而Besi公司的Chameo键合机每小时可完成近2000个芯片的放置，下一代产品的目标是实现50纳米的放置精度，从而获得更小的间距。

混合键合难以实现，因为两个表面必须近乎完美平整且洁净。介电层通过范德华力保持接触，因此抛光表面的偏差不得超过0.2纳米左右，而铜焊盘必须位于其下方几纳米处，距离足够近，以便在堆叠结构加热到200至300℃时膨胀并紧密接触。一个小于1微米的颗粒即可使表面保持分离，并同时在多个焊盘之间留下间隙。因此，在抛光步骤（称为化学机械抛光）中保持晶圆的清洁和平整对于获得良好的良率至关重要。

台积电SOIC和英特尔Foveros Direct

在混合键合技术方面，台积电的系统级芯片（SoIC）平台在产量上遥遥领先。在2026年北美技术研讨会上，台积电公布了其间距路线图，计划从2023年的9微米逐步过渡到2025年的6微米，最终在2029年达到4.5微米。第二代SoIC在第一代SoIC支持的背对背堆叠基础上，增加了面对面键合技术。节点堆叠路线图也同步推进，从目前的N3P-on-N4，到2028年的N2P-on-N2P，再到2029年的A14-on-A14。

采用SoIC技术，混合键合堆叠首先构建成一个垂直模块，然后将其与HBM一起放置在硅中介层上的CoWoS模块中，这种组合方式被业界称为3.5D。AMD的MI300是参考案例，它采用混合键合技术堆叠计算芯片和I/O芯片，然后将整个组件与内存一起安装到CoWoS模块中。SoIC负责前端的垂直密度；CoWoS负责后端与内存的横向集成。

产能正稳步增长，台积电正在建设其位于嘉义的AP7基地，该基地将成为其最大的先进封装园区。预计2026年将实现量产，TrendForce的分析师估计，SOIC产能将从2024年的每月几千片晶圆开始，逐年翻番。客户包括AMD（其3D V-Cache和MI300加速器是首批量产的SOIC产品）以及博通代工的富士通Monaka CPU。

与此同时，英特尔的混合键合技术 Foveros Direct 已在 Clearwater Forest 上实现量产。Clearwater Forest 是一款基于 18A 工艺节点的 Xeon 6+ 服务器处理器，并于今年 3 月在 MWC 上进行了演示。该设计采用 9 微米铜间距将计算和 I/O 模块键合到作为有源中介层的基座模块上。英特尔已宣布将推出第二代产品，目标是采用 3 微米间距。要在先进的逻辑节点上实现这一目标，需要一种专用的工艺变体18A-PT，它增加了标准 18A 工艺所不具备的硅通孔 (TSV) 和键合支持。英特尔早期的 Foveros 技术在 Ponte Vecchio GPU 芯片组上使用焊料微凸点，而现在则采用直接铜键合，这标志着英特尔服务器产品线的一次重大变革。

HBM 意外延迟

人们普遍认为，HBM（堆叠式DRAM，几乎每台AI加速器都配备这种芯片）将成为混合键合技术最大的市场（按销量计）。但今年1月，JEDEC将HBM封装高度上限从720微米提高到775微米，这一观点发生了改变。额外的空间意味着最终可以使用微凸点组装16层高的HBM4堆叠芯片。SemiEngineering的报道指出，由于HBM4的焊盘间距为10微米，因此在 这种间距下采用混合键合技术目前尚不具备经济意义。

SK海力士在其规划中也体现了这一逻辑，据报道，该公司将继续采用先进的整体回流焊注塑成型工艺来制造16层HBM4，同时保留混合键合作为备选方案，并继续验证用于后续世代的12层混合键合样品。该公司在2026年国际消费电子展（CES）上展示了一款16层HBM4样品，该样品并未采用许多人预期该代产品必须采用的全混合键合工艺。这一结果将混合键合技术在HBM上的应用推迟到HBM4E和HBM5，预计在2027年左右或本十年末推出，届时更高的堆叠高度和更小的间距将最终使传统的键合方法无处施展。

与此同时，存储器制造商们仍在不顾一切地扩建封装产能。SK海力士正在印第安纳州投资38.7亿美元建设一座先进封装工厂，目标是在2028年投产；美光科技去年年初在新加坡破土动工兴建一座价值70亿美元的HBM先进封装工厂，预计将于2027年左右投产。这些工厂的规模是根据混合键合技术最终的产量来设计的，即便第一代HBM4目前仍采用的是较旧的互连技术，这意味着设备的建设进度已经提前于该技术在存储器领域的正式部署日期。

三星在内存领域也采取了同样的策略。其SAINT封装系列包括SAINT-D，该封装将DRAM直接堆叠在逻辑芯片上。该公司还讨论了一种无缓冲HBM4设计，该设计取消了单独的基板芯片，据报道，定制的HBM逻辑芯片将采用其2nm工艺制造，并于2027年推出样品。在3月份的GTC大会上，三星声称混合键合技术相比热压键合技术可将热阻降低20%以上。

另一个拖慢进度的因素是知识产权。Adeia公司拥有大量键合专利，该公司去年起诉AMD ，声称3D V-Cache背后的混合键合技术侵犯了其10项专利。

中国正在探索这项技术，以弥补其在尖端光刻技术方面的不足。由于中芯国际（SMIC）的产能仅限于14nm级别，且无法获得下一代EUV光刻技术，国内研究人员将3D混合键合技术视为一种实现性能竞争力的途径，该技术通过堆叠旧款逻辑芯片和DRAM芯片来实现。他们公开宣称，14nm芯片搭配国产DRAM芯片，其性能足以与更新的GPU相媲美。然而，鉴于这是在中国，这些说法目前仍停留在理论层面，没有任何一家代工厂在中国实现混合键合逻辑存储器的量产。

争抢工具

在工具领域，自2020年以来一直是混合键合设备合作伙伴的应用材料公司（Applied Materials）和Besi于去年底推出了Kinex芯片-晶圆键合系统，该系统号称是首款集表面处理、键合和计量于一体的全集成芯片-晶圆混合键合机。应用材料公司已持有BESI公司的股权。3月份的报道显示，BESI公司成为Lam Research和应用材料公司收购BESI公司的目标，这表明随着逻辑电路的普及和存储器的普及，键合工具市场的重要性日益凸显。

分析师预测，Besi的混合键合业务收入有望在2026年达到约4.76亿欧元，高于2023年的约3600万欧元。由于HBM4生产线早期订单的增加，2025年下半年的订单量将比上半年增长超过60%。与此同时，其他设备供应商也在积极布局：ASMPT已与EV集团合作开发混合键合技术，SK海力士正与韩华半导体合作开发键合机，目标是在2027年实现HBM的商业化应用。如此大规模的设备建设清楚地表明，即使未来几年内可能还无法应用混合键合技术，业界也已将其视为必然趋势。

混合键合技术已实现量产，但其产能增长速度远超市场应用。台积电目前提供6微米间距的产品，而其最新披露的客户已采用9微米间距；英特尔目前也采用9微米间距，并计划推出3微米间距的产品；原本计划大量采用该技术的存储器市场，如今却又在微凸点技术上投入了更多资源。未来发展方向将取决于两点：一是是否有主流逻辑产品的量产尺寸低于9微米；二是HBM4E能否在本十年结束前成为混合键合技术在存储器领域的首次真正应用。

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