一次流片成功率已到历史新低！为什么 SPICE 看不见结构缺陷？

半导体行业的功能验证正面临相当大的挑战。威尔逊研究集团（Wilson Research Group）与西门子 EDA 最新的功能验证研究显示，一次流片成功率降到历史低点，近 68% 的设计需要两次或更多次流片。数字验证已经有较成熟的形式方法和约束随机测试，模拟与混合信号（AMS）验证仍是这些重新流片的一个主要来源。

AMS 里最难察觉、破坏性也很大的缺陷之一，是浮空线网（floating net）。随着设计进入更先进的工艺节点，电源管理策略也越来越激进，这类结构缺陷带来的风险，已经从局部问题变成关键的可靠性瓶颈。

浮空线网是怎样形成的

现代集成电路要靠掉电模式延长电池寿命，并把热耗控制在允许范围内。设计人员用 MOSFET 开关切断偏置电流和电源，把暂时不用的模拟 IP——例如低压差线性稳压器（LDO）、放大器或锁相环（PLL）——从供电上断开。

电路节点一旦失去所有通向确定电压（电源或地）的低阻通路，这条线网就是浮空的。关断状态下，节点电压不再被主动驱动，而是由寄生电容上积存的电荷决定。图 1 是一颗带标准使能/关断功能的 CMOS LDO 顶层原理图。

图 1：带标准使能/关断功能的 CMOS LDO 顶层原理图。误差放大器 OA1 的输出被标为 VICTIM，接到 PMOS 功率管 Mp_pass 的栅极。

没有任何节点能做到完全隔离。周围晶体管的漏电流会让浮空线网上的电压随时间漂移。这种漂移就是“沉默杀手”。电压一旦达到所接晶体管的阈值，器件就可能被误打开，接着引出一连串失效：供电路径失去稳压、发生闩锁，甚至把器件本身或后级电路永久损坏。

SPICE 为什么看不见结构缺陷

几十年来，SPICE 仿真一直是模拟验证的基准。碰到浮空线网，它却有很大的盲区。即便测试平台做得再严密，也有三个原因让这类缺陷漏过去。

其一，收敛处理会造出一条硅片上并不存在的通路。SPICE 求解的是电路方程的数值解。真正的浮空节点会让矩阵奇异，仿真无法收敛。为了把仿真跑完，仿真器常用 gmin 步进（gmin stepping），从每个节点到地接一个阻值极高的电阻。仿真因此能够结束，但这条到地通路在真实硅片上并不存在，浮空线网就被无意中掩盖了。

其二，失效发生在更长的时间尺度上。线网漂移到危险电压，往往要毫秒甚至秒。常规功能仿真很少跑这么久，计算代价高到难以承受。验证通常只看很短的时间窗口，缺陷就留在窗口外面。

其三，测试平台覆盖不到全部关断组合。要抓住浮空线网，就得把每一种关断状态和上电顺序都测到。复杂 SoC 有几十个电源域，排列组合的数量极大，单靠瞬态仿真在统计上无法覆盖。

一条名为 VICTIM 的线网

高性能模拟模块里很常见的做法，是用使能信号控制模块的电源状态。使能信号为低时，通往电源和地的通路都被切断，静态功耗随之消除。

在一个被分析过的设计里，内部命名为“VICTIM”的线网接到一颗大尺寸 PMOS 功率管的栅极。模块开启时，这条线网被正常驱动；关断时则完全浮空，见图 2。

图 2：误差放大器的晶体管级原理图。关断模式下，相关线网完全浮空。

仿真时，仿真器内部的接地把缺陷掩盖了。到了硅片上，栅极积存的电荷在长时间空闲之后，让这颗功率管部分导通，出现很大的电流尖峰，损坏输出级，造成代价高昂的现场失效，随后不得不重新流片。

用结构分析把检查往前移

仿真有这些限制，业界正在转向自动化的结构分析。西门子 Calibre Insight Analyzer 这类工具按电路拓扑而不是瞬态行为找出结构缺陷，把可靠性验证往设计流程的前端移。

结构分析先解析网表和版图，把连接关系做成完整的图，再对照全部已定义的电源模式来检查。SPICE 看的是功能输出对不对，结构分析找的是某个模式下并不存在有效状态。图 3 把基于仿真的流程和结构分析流程放在一起，并标出更早检出的阶段。

图 3：仿真流程与结构分析流程的对比，突出早期检出阶段。截图为 Calibre Insight Analyzer 2026.1_02，在 EN 为低时把 LDO_a_1-VICTIM 报为有条件浮空（Float, conditional）。

要抓住仿真漏掉的浮空线网，需要能感知版图的电路完整性分析。Calibre Insight Analyzer 不只看原理图，也计入会造成电荷积存和电压漂移的物理寄生参数。检查分三步。

其一，定义模式。用户给出设计的各种电源状态，并标明每个模式下哪些信号为高、为低，或处于高阻。其二，做拓扑检查。工具遍历电路图，找出任一模式下没有低阻通路通向电源或地的节点。其三，报告并可视化。差异被标出后，可以交叉定位回版图和原理图，设计人员由此补上修正，例如加一只高阻泄放电阻，或放入绑定单元（tie-off cell）。

走向 3D IC 架构和异构集成之后，供电网络的复杂程度还会继续上升。热分布、机械应力和电学可靠性互相牵连，一条浮空线网就可能带来系统级的灾难性后果。

沿用已久的验证方法已经不够。自动化结构分析正成为模拟签核的必备要求。把这些检查放进设计周期的早期，团队才有机会走出“流片成功危机”，更有把握地交出高性能、可靠的产品。

浮空线网是现代低功耗设计里的结构现实，但并不必然构成可靠性风险。弄清 SPICE 的局限，再用自动化结构分析，设计人员可以在进入晶圆厂之前把这些沉默杀手找出来。把可靠性验证前移，已经不只是一种良好实践，而是先进工艺节点上保证流片成功的唯一途径。

https://semiwiki.com/eda/siemens-eda/374257-the-silent-killer-of-analog-reliability-why-spice-misses-floating-net

作者简介：

Bhanu Pandey 是西门子数字工业软件（Siemens Digital Industries Software）Calibre 设计解决方案部门的产品工程师，负责 Insight Analyzer 电路可靠性分析工具，技术背景在模拟电路。