CFET带飞芯片互连性能

性能优势，归根结底取决于材料选型与精密互连方案设计。

短短数年内，头部芯片制造厂商将推出互补场效应晶体管（CFET）。该技术把p型与n型晶体管上下堆叠，相比当前横向纳米片器件，晶体管密度几乎可以翻倍。这种全新架构预计可将集成密度提升40%，实现50% 的性能跃升，能效有望提高70%。

优化CFET栅极堆叠制备所需的材料与工艺流程是一项重大技术难题。接下来的核心挑战，是实现晶体管内部、晶体管之间、各类信号线与电源线，以及晶圆背面之间全部必要的垂直互连。

尽管距离工艺认证落地还有数年时间，但早期研究显示，台积电、Intel、三星和IBM在CFET实现方案上采用了略有差异的技术路线。例如，IBM采用顺序工艺，先完整制备第一层晶体管，再加工第二层，两层晶体管之间做小幅错位排布。

其余大多数企业则在研究单片集成工艺，整套堆叠结构同步完成制备。Intel一方面研究单片工艺，同时还在探索混合衬底方案：为两种晶体管分别选用最优硅衬底，以此改善历史上性能弱于nFET的pFET器件表现。台积电采用背面栅极接触结构，搭配两种垂直接触插塞，实现SRAM存储单元不同功能层之间的互连。三星则研发了一种新型介质堆叠结构，实现两个栅极区域的隔离。

在各家开展上述技术研发的同时，多物理场仿真在新型器件架构的方案探索与良率优化中发挥着越来越重要的作用。潜在问题层出不穷。哪怕仅几纳米的材料偏移，就可能造成毁灭性的良率损失。微米或纳米尺度的翘曲变形，也会大幅拖累器件性能。

“谈到纳米片器件，它们的尺寸实在太小，几乎容不下任何工艺偏差。”Lam Research旗下Semiverse Solutions董事总经理Joseph Ervin表示，“器件一旦发生形变，就很容易引发故障，这正是我们实际观测到的现象。即便是两纳米的对位偏差，也会给制造带来严重问题。”

其他业内人士也持相同看法。Intel晶圆代工组装测试技术开发副总裁Lalitha Immaneni指出：“每一项技术创新，都必须兼顾翘曲问题与器件可靠性。EDA生态厂商开发各类多物理场仿真建模工具，正是基于这一思路。我们需要提升预测能力。如果你有成千上万套设计方案，可以建立数据库。在设计的各个关键节点，无论设计完成度是90% 还是60%，都要能够完成仿真评估，给出4‑5种铜密度分布方案，从中筛选出最优的两个选项。如果等到流片前一周才发现复杂产品可能出现翘曲，或是铜密度波动过大，那就为时已晚。”

2纳米节点首次引入的背面供电技术，进一步提升了工艺复杂度，同时也增大了翘曲、工艺波动和缺陷产生的风险。Brewer Science高级技术专家Douglas Guerrero称：“正如台积电、Intel等企业所展示的，该技术需要先进晶圆键合、背面减薄，以及极高精度的正反面对位工艺。这些全新集成要求显著增加了制造难度，同时器件对工艺波动也变得更加敏感。”

新型晶体管架构最先应用于先进逻辑芯片，但相关技术会逐步下沉到其他产品平台。三星集团总裁兼首席技术官Jaihyuk Song在近期的报告中提到：“FinFET技术实现了第一代3D器件效果；如今环绕栅极（GAA）技术问世，我们持续向全3D晶体管推进创新。三星的逻辑芯片率先落地这些新技术，之后这套方案拓展到DRAM，再进一步应用到NAND闪存。把创新技术落地到这三大核心器件，我们不仅实现核心性能提升，还搭建起跨部门的工艺库套件，为全公司带来技术协同效应。”

直观来看，晶体管上下堆叠，横向尺寸理应缩减50%。但实际缩减幅度达不到该数值，因为需要预留空间，用于上下层晶体管互连，以及晶体管与上层信号线、下层电源线的连接。即便如此，CFET仍有望将标准单元高度从约5T（5倍接触节距）降至4T甚至更低，具体取决于工艺条件。密度提升在SRAM设计中价值尤为突出，能够让SRAM从传统6T结构演进为紧凑的4F² 架构。

纳米片晶体管工艺流程与研发重点

电流流过的纳米级硅片也就是沟道，由外延工艺生长硅 / 硅锗异质堆叠层，堆叠层数对应纳米片的数量。举例来说，要在pFET上方制备3层纳米片的nFET（或是反过来），至少需要6层硅和5层硅锗。硅锗属于牺牲层，会被选择性刻蚀去除，该步骤也叫沟道释放，最终形成悬空的硅桥结构，硅桥两端区域构成源极与漏极。

芯片厂商通过增加纳米片层数来提升驱动电流，但这会大幅提高工艺难度，3层纳米片晶体管的制造难度远高于两层器件。多数厂商将nFET纳米片放在上层，pFET置于下层。下层pFET可以受益于第一层硅 / 硅锗堆叠带来的更大应力，迁移率得到提升。

CFET纳米片沟道宽度约11‑25纳米，但厚度仅数纳米。纳米片外围先沉积一层高k栅介质，再完整包覆金属栅极，两层材料均通过原子层沉积（ALD）制备。环绕栅极工艺与CFET工艺流程的一大区别，就是新增中间介质隔离层（MDI），以此隔离上层栅极与下层栅极。

例如，三星制备出栅极节距42纳米的CFET器件，两种晶体管均采用三层堆叠沟道；其MDI多层堆叠包含三种不同锗浓度的材料。三星电子研发中心首席科学家Hwang Dong‑hoo在近期报告中表示：“为实现nFET与pFET的栅极偶极子和功函数金属独立调谐，我们在上下两层栅极区域之间引入三层外延层作为MDI结构。垂直栅极图形化所需的MDI是一项关键支撑技术，能够分别为nFET、pFET配置适配的栅极偶极子与金属材料。”

MDI在虚拟栅极成型阶段完成制备，完整工艺流程如下：晶圆制备、浅沟槽隔离（STI）成型、虚拟栅极制备、底层源漏刻蚀、底层源漏外延生长、源漏隔离制备、上层源漏外延生长、环绕栅极器件成型、替换金属栅极、金属接触层（MOL）制备、后端金属互连（BEOL）集成。

台积电则着重强调CFET技术的变革性，以及该技术带来的设计可能性。台积电研发探索与器件架构创新总监Szula Liao解释道：“除了微缩优势，这种垂直堆叠架构还带来灵活的芯片正面、背面引脚接入新方案。这些技术进步从根本上重塑设计体系，为互连布线优化与供电方案改进创造条件 。”

台积电工艺流程：纳米片堆叠生长、浅沟槽隔离（STI）成型、虚拟栅极图形化、N/P源漏外延集成、第0层层间介质（ILD‑0）平坦化、纳米片切割隔离、硅纳米片沟道释放、栅极堆叠与多阈值电压集成、金属接触层（MOL）、后端互连（BEOL）集成、背面金属接触层、后端互连集成。

在栅极堆叠工艺中，台积电采用偶极子图形化工艺，为环绕栅极与CFET器件实现高低阈值电压调谐。在高k栅介质界面处制备极薄金属氧化物偶极层（例如氧化镧、氧化铝），无需更换栅极金属，就可以通过静电效应改变晶体管功函数。Liao表示：“多阈值电压是平台级关键技术，设计人员可以在同一块芯片混用不同速度‑功耗特性的晶体管，以此优化性能与能效，例如高阈值电压用于低功耗场景，低阈值电压用于高性能场景。这项能力对于复杂AI系统与移动设备至关重要。”

nFET与pFET分别在不同硅衬底上拥有最优载流子迁移率，也就是更高工作频率。制造厂商可以选用不同衬底，充分挖掘器件性能。Intel选择常规 (100) 硅制备nFET，而pFET采用 (110) 晶向硅，再通过层转移工艺完成高精度键合。该工艺流程：先将器件晶圆临时键合到承载晶圆，再把承载晶圆与目标有源晶圆键合，之后高精度剥离承载晶圆。

最终实现 (110) 衬底pFET堆叠在 (100) 衬底nFET之上，pFET有效迁移率提升3倍 。Intel栅极节距45纳米的2×2 RibbonFET器件搭载直接背面供电通孔，晶体管共用同一根栅极。为规避分栅方案带来的工艺复杂度，该产品采用晶体管删减设计，同时依靠设计‑技术协同优化补偿由此带来的性能损失。

IBM将自家CFET设计授权给Rapidus，采用晶体管小幅错位的顺序集成方案。相比严格垂直堆叠，错位排布可以让信号线、电源线和晶体管实现更直接的互连。该企业表示，上层纳米片偏移10纳米，单元高度就可以缩减20纳米。该设计能够使用现有光刻设备完成图形化，底层有源区间距50纳米，顶层有源区间距30纳米，栅极切割厚度20纳米；结合其他互连结构，相比现有非堆叠纳米片器件，单元高度可缩减40%。

工程师对比不同架构的工艺窗口，以此筛选对制造偏差容忍度更高、缺陷更少、综合性能更优的方案。Ervin谈道：“设计工程师通常很清楚工艺完成后器件需要达到的指标，但难点在于如何实现。这正是晶体管研发需要创造力与工程经验的地方。基于物理模型的仿真是很好的起点。工程师会对比nFET在上、pFET在下，或是反过来的方案，评估各类集成路线。”

仿真同样可以用于工艺定型之后的技术优化。Ervin称：“当下行业很感兴趣的方向，是基于标准工艺条件，给每一步工艺注入波动变量，预测最终结果。我们借助机器学习，完整映射标准工艺周边的全部工况，得到每道工序的工艺窗口以及对应的波动范围。设备能力参数，比如沉积厚度、外延刻蚀深度、材料之间的刻蚀选择比，都可以直接输入模型。”

值得关注的是，IBM还完成high-NA EUV光刻单曝光制备21纳米金属线条的演示。该方案替代first-gen NA EUV搭配自对准多次光刻刻蚀的复杂方案，电学表现更为出色。

CFET需要原子级工艺控制

当前纳米片（环绕栅极GAA）晶体管制造的主要难点，远不止纳米片成型本身。还要在整片300毫米晶圆上，对关键尺寸、器件间距、沟道释放（去除硅锗）、栅极制备、接触孔实现极高精度的管控。

另外，根据imec的技术路线图，虽然不少环绕栅极器件已经采用背面供电，但全部CFET工艺都将引入背面供电（见图1）。有意思的是，尽管很多业内观点认为特征尺寸微缩已经走到尽头，但路线图显示，借助higher-NA EUV光刻，金属节距还会继续缩小，只是微缩幅度相比过去会有所放缓。

图1：路线图显示CFET预计2031年左右在A7节点实现量产，关键尺寸缩小至18纳米以下。

极紫外光刻单位面积接收光子总数低，由此带来两大问题：光子吸收存在波动，引发线边缘粗糙度、线宽粗糙度以及随机缺陷。与此同时，为实现高深宽比刻蚀，器件图形高度不断增加，图形坍塌风险随之上升。

极紫外底层膜可以改善该问题。Brewer Science的Guerrero说：“极紫外底层膜能够提升光刻性能，增强光刻胶附着力、减少图形坍塌，改善整体图形保真度。高性能底层材料还可以降低线边缘、线宽粗糙度；部分场景下，通过改善光刻胶化学环境、抑制随机缺陷，还能降低所需曝光剂量。”

离子束刻蚀（IBE）是另一项技术，可以刻蚀去除粗糙边缘，改善线边缘、线宽粗糙度。该工艺将高准直离子束打向光刻胶图形，需要对离子束倾斜角度做工艺优化。

极紫外光刻与刻蚀需要多层结构协同优化。Guerrero介绍：“图形转移过程中会大量使用含硅硬掩模。极紫外曝光显影后，光刻胶图形先转移到硅硬掩模，再向下转移至下层碳层。光刻胶、硅硬掩模、碳层三者刻蚀选择比各不相同，通过选用不同刻蚀化学气体，就可以精准控制图形转移。该方法能够优化关键尺寸控制、图形保真度，同时提升工艺集成灵活度。”

虚拟制造的价值

还没有真正流片制造之前，企业就会借助虚拟仿真对比大量集成方案。Ervin表示：“我观察到一个现实：工程师对平面工艺的理解通常很到位，但进入三维架构之后，就很难理清内部发生的全部变化。CFET相当于在一套堆叠结构之上再叠加另一套完全不同的堆叠，复杂度极高。这就必须依靠计算机仿真，目标达到原子级精度，任何微小偏差，都会对良率造成巨大影响。”

虚拟制造以及工艺数字孪生，能够大幅减少工艺开发阶段实际流片的晶圆数量。Guerrero指出：“AI与机器学习的一大应用方向，就是搭建数字孪生，模拟晶圆厂运行与工艺流程，减少成本高昂、耗费时间的实体实验。”

工程师对比不同架构的工艺窗口，以此筛选对制造偏差容忍度更高、缺陷更少、综合性能更优的方案。Ervin谈道：“设计工程师通常很清楚工艺完成后器件需要达到的指标，但难点在于如何实现。这正是晶体管研发需要创造力与工程经验的地方。”

仿真同样可以用于工艺定型之后的技术优化。Ervin称：“当下行业很感兴趣的方向，是基于标准工艺条件，给每一步工艺注入波动变量，预测最终结果。我们借助机器学习，完整映射标准工艺周边的全部工况，得到每道工序的工艺窗口以及对应的波动范围。设备能力参数，比如沉积厚度、外延刻蚀深度、材料之间的刻蚀选择比，都可以直接输入模型。”

大语言模型同样具备应用潜力。Ervin说：“AI提供了另一套探索技术空间的工具。我们可以向AI提出需求：‘我不希望工艺出现某几类失效，请从集成流程里找出可行方案，让这项技术具备可制造性。’AI可以辅助解答部分问题，这个领域前景十分令人期待。”

结语

CFET架构是半导体行业一项激动人心的技术进展，能够大幅提升器件密度，同时承诺实现50% 性能提升、70% 功耗降低。台积电、三星、Intel、IBM已发布多项早期CFET研究成果：各家都使用外延、原子层沉积、刻蚀这些基础设备，但具体工艺流程存在差异。行业正在两条路线之间做取舍：带介质隔离的分栅工艺，以及采用晶体管删减、降低寄生效应的共栅方案。

现有非堆叠纳米片器件已经接近极限，工艺波动、翘曲、对位偏差带来的问题越来越难以解决。而CFET世代器件对工艺的要求只会更高。等到2031年前后实现量产之时，high-NA光刻技术将更加成熟，简化整套工艺。虚拟制造相比今天，也会在技术路线探索与良率提升上扮演更加重要的角色。

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