下一代DRAM，美光豪赌以下技术

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美光科技已从其产品路线图中放弃了4F 2存储单元，因此必须采用不同的方法来继续在未来几年内缩小其 DRAM 器件的尺寸，以跟上竞争对手的步伐。这些竞争对手计划在本十年末使用更小的 DRAM 晶体管。美光科技计划在其即将推出的 1ε DRAM 工艺技术中引入晶圆键合技术，并在后续产品中采用高数值孔径 EUV 光刻技术。与此同时，该公司正在开发新型存储器，包括垂直高带宽存储器 (vHBM) 和垂直边缘推理存储器 (vEIM)，这些存储器将直接集成到处理器上。

“DRAM 目前已接近原子级工艺的极限，”美光科技总裁兼首席技术和产品官 Scott DeBoer 在本周的公司活动上表示。“尽管我们对未来几个平面工艺节点充满信心，但我们目前最关注的是如何从成本和性能的角度出发，在最佳时机推出 3D DRAM。”

晶圆键合、高数值孔径极紫外光刻和新材料

美光目前的1γ DRAM工艺已实现量产，而其后续工艺1δ计划于2027年下半年投入量产。后者有望将位密度提升20%左右，并针对未来的AI内存产品（包括HBM5、vHBM和vEIM）进行了优化。除了1δ之外，美光还计划在其目前正在开发的1ε工艺中引入晶圆键合技术。然而，该公司尚未透露其将如何实现晶圆键合，也未说明该技术预期会带来哪些改进。

对于后续的ζÅ和ηÅ两代产品，美光计划采用高数值孔径极紫外光刻技术（ζÅ，zeta埃，美光第一代10纳米以下DRAM节点）和新材料（ηÅ，eta埃，美光第二代10纳米以下DRAM节点）来继续缩小DRAM单元的尺寸。在未来五到十年内，美光还将与奥尔巴尼纳米技术公司（Albany NanoTech）合作开发其即将采用的许多制造技术。当然，与奥尔巴尼纳米技术公司这样的机构一样，我们目前主要讨论的是基础性或非竞争性知识产权，这些知识产权未来可能会用于DRAM的生产。

“我们宣布的重点发展先进光刻技术的奥尔巴尼纳米技术公司，正在切实推动DRAM高数值孔径EUV光刻技术的发展路线图，”德博尔说道。“尤其是在奥尔巴尼，我们的团队专注于未来五到十年的发展。”

美光科技也在研发3D DRAM技术，其产品路线图中已列出了两代产品——3D1和3D2。然而，该公司尚未公布其架构或发布计划，因为其计划仅在3D DRAM技术在制造成本、复杂性和性能方面相比传统平面DRAM具有足够优势时才会推出该产品。

“正如我之前提到的，我们路线图上已经包含了三层3D DRAM，它在这里显示位于zeta和eta之间，”美光首席技术官表示。“但实际上，这是一条并行路径，我们将以一种兼顾成本、复杂性和器件性能的理想方式来实现它（3D DRAM）。”

向上发展，变得至关重要

除了为即将推出的 DRAM 产品开发新的工艺技术外，美光还在研发专为特定用途量身定制的全新 DRAM 产品，包括垂直 HBM (vHBM)、垂直边缘推理存储器 (vEIM) 和各种定制 HBM (cHBM) 实现。

vHBM 将内存堆栈直接放置在处理器（例如 AI 加速器和 AI GPU）上方，而不是像传统方式那样放置在处理器旁边。这种方法由于连接距离更短，有望显著降低延迟并提高带宽。然而，将内存放置在处理器上方会带来严重的散热挑战，并限制 ASIC 上可集成的内存堆栈数量。因此，美光预计 vHBM 将与传统的 HBM 形成互补，后者仍将在许多 AI 加速器中提供大部分内存容量。

另一项正在研发的技术是垂直边缘推理存储器 (vEIM)，它与 vHBM 具有相似的架构和封装特性，但面向不同的应用领域。vHBM 优先考虑高性能 AI 加速器的最大带宽，而 vEIM 则专注于用于自动驾驶汽车、机器人和其他功耗受限设备的边缘 AI 处理器的能效。尽管如此，第一代 vEIM 的目标带宽也高达2 TB/s，能耗低于 1 pJ/bit，这与 HBM4 目前的性能（在 2048 位接口上实现 8 GT/s 的带宽）相当。美光计划根据客户的带宽、容量和功耗需求，与他们共同优化这些产品。

两种垂直存储架构都需要先进的封装技术，特别是混合键合技术，它能够实现比传统微凸块更高的连接密度。散热管理也至关重要，尤其对于vHBM而言。为了满足散热需求，美光正在开发专用的散热结构，将内存基片高温区域的热量通过DRAM堆叠层传递出去。

该公司尚未透露vHBM、vEIM或cHBM何时投入商业生产。此类存储器的发展意义重大，因为它表明未来存储器性能的提升将越来越依赖于先进的封装技术以及与处理器更紧密的集成，而这需要DRAM制造商和逻辑芯片开发商之间的合作。反过来，这也将存储器从一种通用元件转变为ASIC设计中至关重要的组成部分。

内存巨头在4F² DRAM战略上出现分歧

随着总部位于美国的Micron放弃将被视为下一代DRAM核心技术的“4F²（4F方形）”单元结构商业化，全球三大存储半导体公司的技术发展战略开始出现分歧。与继续推进4F²技术研发的三星电子和SK海力士不同，Micron决定专注于现有工艺的改进和三维（3D）DRAM的研发。随着DRAM小型化接近物理极限，未来的竞争格局预计将根据这些技术选择而发生变化。

据半导体行业和外媒10月26日报道，美光科技在10月21日（当地时间）举行的技术网络研讨会上公布了未来10年的存储器技术路线图，并宣布了不采用4F²技术的政策。

美光科技执行副总裁兼首席技术和产品官 (CTPO) Scott DeBoer 解释说，虽然该公司已经对这项技术进行了 20 多年的研究，但由于工艺复杂、成本增加以及小型化方面的根本限制，该公司决定不进行商业化。

4F² 技术理论上可以将单个 DRAM 单元的面积比现有的 6F² 结构减少约 33%。它被认为是下一代 DRAM 小型化的关键技术，因为它可以通过减小单元面积来提高集成密度。然而，美光公司发现，减小单元面积并不能直接转化为集成密度的实际提升。该公司指出，DRAM 的集成密度不仅取决于晶体管结构，还取决于存储电荷的电容器的间距，而应用 4F² 技术可能会增加制造成本和工艺复杂性。

在网络研讨会的问答环节，CTPO DeBoer 认为 4F² 相较于 6F² 具有实际优势的说法“近乎一种迷思”。他解释说，虽然在过去的工艺中可以实现 4F²，但这会导致成本和复杂性的增加，并补充说，随着行业向先进工艺发展，物理小型化程度会受到限制。

相反，美光计划专注于晶圆键合和3D DRAM的研发，同时改进现有的6F²结构。继目前已量产的1γ工艺之后，该公司计划于2027年下半年开始量产下一代1δ DRAM。对于后续的1ε工艺，美光计划通过引入将不同晶圆组合在一起的键合技术来提高集成密度。从长远来看，该公司计划过渡到垂直堆叠存储单元的3D DRAM，但会根据制造成本和性能等因素来确定商业化时机。

另一方面，三星电子和SK海力士仍在持续推进4F²技术的研发。三星电子正在研究利用垂直沟道晶体管（VCT）来缩小单元面积的技术，而SK海力士也在推进基于垂直栅极（VG）的下一代单元结构的研发。虽然这两家公司也在长期研究3D DRAM，但与美光不同的是，它们将4F²技术作为下一代技术的候选方案。

中国企业的积极参与也是一个变数。中国长鑫存储科技（CXMT）此前宣布计划在今年年底推出基于4F²技术的服务器DDR5内存模块。然而，目前具体的产品性能、量产良率以及制造成本竞争力仍未得到证实。

因此，下一代DRAM的竞争预计将不再局限于简单的电路小型化，而是会演变为通过技术手段提升集成密度和降低大规模生产成本的竞赛。尤其关键的问题在于，通过4F²技术缩小单元面积、改进现有工艺以及采用3D堆叠技术，哪种方法能够确保更高的集成密度和更低的生产成本。

三星电子近日公开确认将继续推进4F²技术的研发。10月14日，在半导体展览会（SEDEX 2026）上，三星电子器件解决方案事业部（DS）总裁兼首席技术官宋载赫在被问及4F²技术研发的进展时，回答“是的”。对于具体的研发进展，他并未透露太多，仅表示“我们正在努力”。

（来源：编译自tomshardware）

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